2024年2月25日发(作者：廉昊苍)
第三章 VHDL语言
一、填空题
1、 VHDL于1985年正式推出，是目前____________的硬件描述语言。
2、 IEEE于1987年将VHDL采纳为___________标准。
3、 用VHDL书写的源文件，既是___________以是________________，既是工程技术人员之间交换信息的文件，以可作为合同签约者之间的文件。
4、 一般将一个完整的VHDL程序称为_________________。
5、 用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块_______________和_________________。
6、 VHDL设计实体的基本结构由____________、____________、___________、________________的________________等部分构成。
7、 _______________和_________________是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
8、 IEEE于1987年公布了VHDL的__________语法标准。
9、 IEEE于1993年公布了VHDL的__________语法标准。
10、 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要____________。
11、在VHDL中最常用的库是_________标准库，最常用的程序包是__________程序包。
12、VHDL的实体由___________部分和____________组成。
13、VHDL的实体声明部分指定了设计单元的____________或_______________，它是设计实体对外一个通信界面，是外界可以看到的部分。
14、VHDL的结构体用来描述设计实体的_________和____________，它由VHDL语句构成，是外界看不到的部分。
15、在VHDL的端口声明语句中，端口方向包括_______、_________、__________和________。
16、VHDL的数字型文字包括_______、_________、__________和________。
17、VHDL的字符是以-____________括起来的数字、字母和符号。
18、VHDL的标识符名必须以_____________，后跟若干字母、数字或单个下划线构成，但最后不能为__________。
19、VHDL的数据对象包括_________、__________和_______，它们是用来存放各种类型数据的容器。
20、VHDL的变量（VARIABLE）是一个______________，它只能在进程、函数和过程中声明和使用。
21、VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳_________，也可以保持_____。
22、常数（CONSTANT）是程序中的一个_________的值，一般在__________声明。
23、VHDL的数据类型包括_______、_________、__________和________。
24、VHDL的标量型（scalar Type）是单元素的最基本数据类型，包括_______、_________、__________和________。
25、在VHDL中，标准逻辑位数据有_________种逻辑值。
26、VHDL的操作符包括_______、_________、__________和_______四类。
27、在VHDL中，预定义的_____可用于检出时钟边沿、完整定时检查、获得未约束的数据类型的范围等。
28、VHDL的基本描述语句包括____________和____________。
29、VHDL的顺序语句只能出现在_________、__________和______中，是按程序书写的顺
序自上而下、一条一条地执行。
30、VHDL并行语句在结构体中的执行是____________的，其执行方式与语句书写的顺序无关。
31、在VHDL的各种并行语句之间，可以有___________来交换信息。
32、VHDL的PROCESS（进程）语句是由_______________组成的，但其本身却是___________。
33、VHDL的并行信号赋值语句的赋值目标必须都是-________________。
34、VHDL的子程序有______________和______________两种类型。
35、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入__________中。
36、VHDL的函数分为______________和______________两部分，调用前需要将它们装入程序包中。
37、元件例化是将预先设计好的设计实体作为一个___________，连接到当前设计实体中一个指定的_______________________。
38、在PC上或工作站利用VHDL进行项目设计，不允许在__________下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。
39、程序包是用VHDL语言编写的，其源程序也需要以____________文件类型保存。
40、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为__________.
二、选择题
3、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ ）。
①设计输入 ②设计输出 ③设计实体 ④设计结构
4、VHDL的设计实体可以被高层次的系统（ ），成为系统的一部分。
①输入 ②输出 ③仿真 ④调用
5、VHDL常用的库是（ ）标准库。
①IEEE ②STD ③WORK ④PACKAGE
6、VHDL的实体声明部分用来指定设计单元的（ ）。
①输入端口 ②输出口 ③引脚 ④以上均可
7、一个实体可以拥有一个或多个（ ）。
①设计实体 ②结构体 ③输入 ④输出
8、在VHDL的端口声明语句中，用（ ）声明端口为输入方向。
①IN ②OUT ③INOUT ④BUFFER
9、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。
①IN ②OUT ③INOUT ④BUFFER
10、在VHDL的端口声明语句中，用（ ）声明端口为双向方向。
①IN ②OUT ③INOUT ④BUFFER
15、在VHDL中，16#FE#属于（ ）文字。
①整数 ②以数制基数表示的 ③实数 ④物理量
17、在VHDL标识符命名规则中，以（ ）开头的标识符是正确的。
①字母 ②数字 ③字母或数字 ④下划线
18、在VHDL中，可以用（ ）表示数据或地址总线的名称。
①下标名 ②段名 ③总线名 ④字符串
19、在下列标识中，（ ）是VHDL合法的标识符。
①4h_adde ②h_adder_ ③h_adder ④_h_adder
22、在VHDL中，（ ）的数据传输是立即发生的，不存在任何延时的行为。
①信号 ②常量 ③数据 ④变量
23、在VHDL中，（ ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。
①信号 ②常量 ③数据 ④变量
24、在VHDL中，为目标变量的赋值符号是（ ）。
①=： ②= ③ := ④<=
25、在VHDL中，为目标信号的赋值符号是（ ）。
①=： ②= ③ := ④<=
29、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ ）种逻辑值。
①2 ②3 ③8 ④9
30、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ ）种逻辑值。
①2 ②3 ③8 ④9
34、在VHDL中，用语句（ ）表示检测clock的上升沿。
①clock’event ②clock’event and xlock=’1’
③clock=’1’ ④clock’event and xlock=’0’
35、在VHDL中，用语句（ ）表示检测clock的下降沿。
①clock’event ②clock’event and xlock=’1’
③clock=’0’ ④clock’event and xlock=’0’
36、在VHDL中，IF语句中至少应有1个条件句，条件句必须由（ ）表达式构成。
①BIT ②STD_LOGIC ③BOOLEAN ④任意
37、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（ ）的作用。
①IF ②THEN ③AND ④OR
38、在VHDL的FOR---LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（ ）事先声明。
①必须 ②不必 ③其类型要 ④其属性要
39、在VHDL中，语句“FOR n TO 7 LOOP”定义循环次数为（ ）次。
①8 ②7 ③0 ④1
40、在VHDL中，含WAIT语句的进程PROCESS的括弧中（ ）再加敏感信号，否则是非法的。
①可以 ②不能 ③任意 ④只能
41、在VHDL的并行语句之间，可以用（ ）来传送往来信息。
①变量 ②变量和信号 ③信号 ④常量
42、在VHDL中，PROCESS结构是由（ ）语句组成的。
①顺序 ②顺序和并行 ③并行 ④任何
44、VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。
①顺序和并行 ②顺序 ③并行 ④任意
45、在VHDL中，条件信号赋值语句WHEN—ELSE属于（ ）语句。
①顺序兼并行 ②顺序 ③并行 ④任意
47、在元件例化9COMPONENT）语句中，有（ ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（ ）中的信号名关联起来。
①= ② := ③<= ④=>
49、VHDL的WORK库是用户设计的现行工作库，用于存放（ ）的工程项目。
①用户自己设计 ② 公用程序 ③共享数据 ④图形文件
三、应用题
1、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_1 IS
PORT( S2,S1,S0:IN STD_LOGIC;
D3,D2,D1,D0:IN STD_LOGIC;
D7,D6,D5,D4:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END LX3_1;
ARCHITECTURE ONE OF LX3_1 IS
SIGNAL S: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
S<=S2&S1&S0;
Y<=D0 WHEN S=”000” ELSE
D1 WHEN S=”001” ELSE
D2 WHEN S=”010” ELSE
D3 WHEN S=”011” ELSE
D4 WHEN S=”100” ELSE
D5 WHEN S=”101” ELSE
D6 WHEN S=”110” ELSE
D7;
END ONE;
2、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_2 IS
PORT( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B;IN STD_LOGIC_VECTOR(3 DOWNTO 0);
GT,LT,EQ:OUT STD_LOGIC);
END LX3_2;
ARCHITECTURE ONE OF LX3_2 IS
BEGIN
PROCESS(A,B)
BEGIN
GT<=’0’;
LT<=’0’;
EQ<=’0’;
IF A>B THEN GT,=’1’;
ELSIF A
ELSE EQ<=’1’;
END IF;
END PROCESS;
END ONE;
3、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
ENTITY LX3_3 IS
PORT( ABIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END LX3_3;
ARCHITECTURE ONE OF LX3_3 IS
BEGIN
PROCESS(ABIN,DIN)
BEGIN
FOR I IN 0 TO 7 LOOP
DOUT(I)<=DIN(I)AND ABIN(I);
END LOOP;
END PROCESS;
END ONE;
4、分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_4 IS
PORT( CLK:IN STD_LOGIC;
J,K: IN STD_LOGIC;
Q,QN:OUT STD_LOGIC);
END LX3_4;
ARCHITECTURE ONE OF LX3_4;
SIGNAL Q_TEMP:STD_LOGIC:=’0’;
SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
JK<=J&K;
PROCESS(CLK,J,K)
BEGIN
IF CLK’EVENT AND XLK=’0’ THEN
CASE JK IS
WHEN “00”=>Q_TEMP<=Q_TEMP;
WHEN “01”=>Q_TEMP<=’0’;
WHEN “10”=>Q_TEMP<=’1’;
WHEN OTHERS=>Q_TEMP<=NOT Q_TEMP;
END CASE;
END IF;
Q<=Q_TEMP;
QN<=NOT Q_TEMP;
END PROCESS;
END ONE;
参考答案
一、填空题
1、 标准化程度最高
2、 IEEE#1076
3、 程序，文档
4、 设计实体
5、 独立存在，独立运行
6、 库、程序包、实体、结构体、配置
7、 实体，结构体
8、 IEEE STD 1076-1987（即VHDL‘87）
9、 IEEE STD 1076-1993（即VHDL‘93）
10、预先定义
11、IEEE，STD_LOGIC_1164
12、实体声明，结构体
13、输入/输出端口，引脚
14、逻辑结构、逻辑功能
15、IN（输入），OUT（输出），INOUT（双向），BUFFER（具有读功能的输出）
16、整数文字，实数文字，以数制基数表示的文字，物理量文字
17、单引号
18、字母开头、下划线
19、变量、常量、信号
20、局部量
21、当前值、历史值
22、恒定不变，程序前部
23、标量型、复合型、存取类型、文件类型
24、实数类型、整数类型、枚举类型、时间类型
25、九
26、逻辑操作符、关系操作符、算术操作符、符号操作符
27、属性标识符
28、顺序语句、并行语句
29、进程、过程、函数
30、并行运行
31、信号
32、顺序语句、并行语句
33、信号
34、过程、函数
35、程序包
36、函数首、函数体
37、元件，端口
38、根目录
39、.VHD
40、文本输入设计法
二、选择题
1、① 2、④ 3、③ 4、④ 5、① 6、④ 7、② 8、① 9、② 10、③
11、④ 12、④ 13、① 14、③ 15、② 16、④ 17、① 18、② 19、③ 20、①
21、④ 22、④ 23、① 24、③ 25、④ 26、③ 27、① 28、② 29、④ 30、①
31、② 32、① 33、③ 34、② 35、④ 36、③ 37、② 38、② 39、① 40、②
41、③ 42、① 43、① 44、③ 45、③ 46、③ 47、④ 48、② 49、① 50、④
三、应用题
1、 解：该VHDL源程序设计的是8选1数据选择器。
2、 解：该VHDL源程序设计4位二进制数据比较器电路。
3、 解：该VHDL源程序设计二输入端的8与门电路。
4、 解：该VHDL源程序设计下降沿触发的JK触发器电路。
2024年2月25日发(作者：廉昊苍)
第三章 VHDL语言
一、填空题
1、 VHDL于1985年正式推出，是目前____________的硬件描述语言。
2、 IEEE于1987年将VHDL采纳为___________标准。
3、 用VHDL书写的源文件，既是___________以是________________，既是工程技术人员之间交换信息的文件，以可作为合同签约者之间的文件。
4、 一般将一个完整的VHDL程序称为_________________。
5、 用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块_______________和_________________。
6、 VHDL设计实体的基本结构由____________、____________、___________、________________的________________等部分构成。
7、 _______________和_________________是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
8、 IEEE于1987年公布了VHDL的__________语法标准。
9、 IEEE于1993年公布了VHDL的__________语法标准。
10、 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要____________。
11、在VHDL中最常用的库是_________标准库，最常用的程序包是__________程序包。
12、VHDL的实体由___________部分和____________组成。
13、VHDL的实体声明部分指定了设计单元的____________或_______________，它是设计实体对外一个通信界面，是外界可以看到的部分。
14、VHDL的结构体用来描述设计实体的_________和____________，它由VHDL语句构成，是外界看不到的部分。
15、在VHDL的端口声明语句中，端口方向包括_______、_________、__________和________。
16、VHDL的数字型文字包括_______、_________、__________和________。
17、VHDL的字符是以-____________括起来的数字、字母和符号。
18、VHDL的标识符名必须以_____________，后跟若干字母、数字或单个下划线构成，但最后不能为__________。
19、VHDL的数据对象包括_________、__________和_______，它们是用来存放各种类型数据的容器。
20、VHDL的变量（VARIABLE）是一个______________，它只能在进程、函数和过程中声明和使用。
21、VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳_________，也可以保持_____。
22、常数（CONSTANT）是程序中的一个_________的值，一般在__________声明。
23、VHDL的数据类型包括_______、_________、__________和________。
24、VHDL的标量型（scalar Type）是单元素的最基本数据类型，包括_______、_________、__________和________。
25、在VHDL中，标准逻辑位数据有_________种逻辑值。
26、VHDL的操作符包括_______、_________、__________和_______四类。
27、在VHDL中，预定义的_____可用于检出时钟边沿、完整定时检查、获得未约束的数据类型的范围等。
28、VHDL的基本描述语句包括____________和____________。
29、VHDL的顺序语句只能出现在_________、__________和______中，是按程序书写的顺
序自上而下、一条一条地执行。
30、VHDL并行语句在结构体中的执行是____________的，其执行方式与语句书写的顺序无关。
31、在VHDL的各种并行语句之间，可以有___________来交换信息。
32、VHDL的PROCESS（进程）语句是由_______________组成的，但其本身却是___________。
33、VHDL的并行信号赋值语句的赋值目标必须都是-________________。
34、VHDL的子程序有______________和______________两种类型。
35、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入__________中。
36、VHDL的函数分为______________和______________两部分，调用前需要将它们装入程序包中。
37、元件例化是将预先设计好的设计实体作为一个___________，连接到当前设计实体中一个指定的_______________________。
38、在PC上或工作站利用VHDL进行项目设计，不允许在__________下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。
39、程序包是用VHDL语言编写的，其源程序也需要以____________文件类型保存。
40、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为__________.
二、选择题
3、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ ）。
①设计输入 ②设计输出 ③设计实体 ④设计结构
4、VHDL的设计实体可以被高层次的系统（ ），成为系统的一部分。
①输入 ②输出 ③仿真 ④调用
5、VHDL常用的库是（ ）标准库。
①IEEE ②STD ③WORK ④PACKAGE
6、VHDL的实体声明部分用来指定设计单元的（ ）。
①输入端口 ②输出口 ③引脚 ④以上均可
7、一个实体可以拥有一个或多个（ ）。
①设计实体 ②结构体 ③输入 ④输出
8、在VHDL的端口声明语句中，用（ ）声明端口为输入方向。
①IN ②OUT ③INOUT ④BUFFER
9、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。
①IN ②OUT ③INOUT ④BUFFER
10、在VHDL的端口声明语句中，用（ ）声明端口为双向方向。
①IN ②OUT ③INOUT ④BUFFER
15、在VHDL中，16#FE#属于（ ）文字。
①整数 ②以数制基数表示的 ③实数 ④物理量
17、在VHDL标识符命名规则中，以（ ）开头的标识符是正确的。
①字母 ②数字 ③字母或数字 ④下划线
18、在VHDL中，可以用（ ）表示数据或地址总线的名称。
①下标名 ②段名 ③总线名 ④字符串
19、在下列标识中，（ ）是VHDL合法的标识符。
①4h_adde ②h_adder_ ③h_adder ④_h_adder
22、在VHDL中，（ ）的数据传输是立即发生的，不存在任何延时的行为。
①信号 ②常量 ③数据 ④变量
23、在VHDL中，（ ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。
①信号 ②常量 ③数据 ④变量
24、在VHDL中，为目标变量的赋值符号是（ ）。
①=： ②= ③ := ④<=
25、在VHDL中，为目标信号的赋值符号是（ ）。
①=： ②= ③ := ④<=
29、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ ）种逻辑值。
①2 ②3 ③8 ④9
30、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ ）种逻辑值。
①2 ②3 ③8 ④9
34、在VHDL中，用语句（ ）表示检测clock的上升沿。
①clock’event ②clock’event and xlock=’1’
③clock=’1’ ④clock’event and xlock=’0’
35、在VHDL中，用语句（ ）表示检测clock的下降沿。
①clock’event ②clock’event and xlock=’1’
③clock=’0’ ④clock’event and xlock=’0’
36、在VHDL中，IF语句中至少应有1个条件句，条件句必须由（ ）表达式构成。
①BIT ②STD_LOGIC ③BOOLEAN ④任意
37、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（ ）的作用。
①IF ②THEN ③AND ④OR
38、在VHDL的FOR---LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（ ）事先声明。
①必须 ②不必 ③其类型要 ④其属性要
39、在VHDL中，语句“FOR n TO 7 LOOP”定义循环次数为（ ）次。
①8 ②7 ③0 ④1
40、在VHDL中，含WAIT语句的进程PROCESS的括弧中（ ）再加敏感信号，否则是非法的。
①可以 ②不能 ③任意 ④只能
41、在VHDL的并行语句之间，可以用（ ）来传送往来信息。
①变量 ②变量和信号 ③信号 ④常量
42、在VHDL中，PROCESS结构是由（ ）语句组成的。
①顺序 ②顺序和并行 ③并行 ④任何
44、VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。
①顺序和并行 ②顺序 ③并行 ④任意
45、在VHDL中，条件信号赋值语句WHEN—ELSE属于（ ）语句。
①顺序兼并行 ②顺序 ③并行 ④任意
47、在元件例化9COMPONENT）语句中，有（ ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（ ）中的信号名关联起来。
①= ② := ③<= ④=>
49、VHDL的WORK库是用户设计的现行工作库，用于存放（ ）的工程项目。
①用户自己设计 ② 公用程序 ③共享数据 ④图形文件
三、应用题
1、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_1 IS
PORT( S2,S1,S0:IN STD_LOGIC;
D3,D2,D1,D0:IN STD_LOGIC;
D7,D6,D5,D4:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END LX3_1;
ARCHITECTURE ONE OF LX3_1 IS
SIGNAL S: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
S<=S2&S1&S0;
Y<=D0 WHEN S=”000” ELSE
D1 WHEN S=”001” ELSE
D2 WHEN S=”010” ELSE
D3 WHEN S=”011” ELSE
D4 WHEN S=”100” ELSE
D5 WHEN S=”101” ELSE
D6 WHEN S=”110” ELSE
D7;
END ONE;
2、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_2 IS
PORT( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B;IN STD_LOGIC_VECTOR(3 DOWNTO 0);
GT,LT,EQ:OUT STD_LOGIC);
END LX3_2;
ARCHITECTURE ONE OF LX3_2 IS
BEGIN
PROCESS(A,B)
BEGIN
GT<=’0’;
LT<=’0’;
EQ<=’0’;
IF A>B THEN GT,=’1’;
ELSIF A
ELSE EQ<=’1’;
END IF;
END PROCESS;
END ONE;
3、 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
ENTITY LX3_3 IS
PORT( ABIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END LX3_3;
ARCHITECTURE ONE OF LX3_3 IS
BEGIN
PROCESS(ABIN,DIN)
BEGIN
FOR I IN 0 TO 7 LOOP
DOUT(I)<=DIN(I)AND ABIN(I);
END LOOP;
END PROCESS;
END ONE;
4、分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_;
ENTITY LX3_4 IS
PORT( CLK:IN STD_LOGIC;
J,K: IN STD_LOGIC;
Q,QN:OUT STD_LOGIC);
END LX3_4;
ARCHITECTURE ONE OF LX3_4;
SIGNAL Q_TEMP:STD_LOGIC:=’0’;
SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
JK<=J&K;
PROCESS(CLK,J,K)
BEGIN
IF CLK’EVENT AND XLK=’0’ THEN
CASE JK IS
WHEN “00”=>Q_TEMP<=Q_TEMP;
WHEN “01”=>Q_TEMP<=’0’;
WHEN “10”=>Q_TEMP<=’1’;
WHEN OTHERS=>Q_TEMP<=NOT Q_TEMP;
END CASE;
END IF;
Q<=Q_TEMP;
QN<=NOT Q_TEMP;
END PROCESS;
END ONE;
参考答案
一、填空题
1、 标准化程度最高
2、 IEEE#1076
3、 程序，文档
4、 设计实体
5、 独立存在，独立运行
6、 库、程序包、实体、结构体、配置
7、 实体，结构体
8、 IEEE STD 1076-1987（即VHDL‘87）
9、 IEEE STD 1076-1993（即VHDL‘93）
10、预先定义
11、IEEE，STD_LOGIC_1164
12、实体声明，结构体
13、输入/输出端口，引脚
14、逻辑结构、逻辑功能
15、IN（输入），OUT（输出），INOUT（双向），BUFFER（具有读功能的输出）
16、整数文字，实数文字，以数制基数表示的文字，物理量文字
17、单引号
18、字母开头、下划线
19、变量、常量、信号
20、局部量
21、当前值、历史值
22、恒定不变，程序前部
23、标量型、复合型、存取类型、文件类型
24、实数类型、整数类型、枚举类型、时间类型
25、九
26、逻辑操作符、关系操作符、算术操作符、符号操作符
27、属性标识符
28、顺序语句、并行语句
29、进程、过程、函数
30、并行运行
31、信号
32、顺序语句、并行语句
33、信号
34、过程、函数
35、程序包
36、函数首、函数体
37、元件，端口
38、根目录
39、.VHD
40、文本输入设计法
二、选择题
1、① 2、④ 3、③ 4、④ 5、① 6、④ 7、② 8、① 9、② 10、③
11、④ 12、④ 13、① 14、③ 15、② 16、④ 17、① 18、② 19、③ 20、①
21、④ 22、④ 23、① 24、③ 25、④ 26、③ 27、① 28、② 29、④ 30、①
31、② 32、① 33、③ 34、② 35、④ 36、③ 37、② 38、② 39、① 40、②
41、③ 42、① 43、① 44、③ 45、③ 46、③ 47、④ 48、② 49、① 50、④
三、应用题
1、 解：该VHDL源程序设计的是8选1数据选择器。
2、 解：该VHDL源程序设计4位二进制数据比较器电路。
3、 解：该VHDL源程序设计二输入端的8与门电路。
4、 解：该VHDL源程序设计下降沿触发的JK触发器电路。