DSP--TMS320F240芯片引脚与功能-USB迷|专注于互联网分享

2024年2月27日发(作者：资春荷)

DSP--TMS320F240芯片引脚与功能

DSP第二次大作业

一、详细描述F240,F2812芯片引脚的符号与功能。

1、TMS320F240芯片引脚与功能

TMS320F240为TI公司所出品的定点式数字信号处理器芯片，具有强大的外围(64k I/O space、10 bit A/D Converter、Digital I/O

peripheral) ，芯片内部采用了加强型哈佛架构(Enhanced Harvard

Architecture)，由三个平行处理的总线─程序地址总线(PAB)、数据读出地址总线(DRAB)及数据写入地址总线(DWAB)，使其能进入多个内存空间。由于总线之操作各自独立，因此可同时进入程序及数据存储器空间，而两内存间的数据亦可互相交换，使得其具有快速的运算速度，几乎所有的指令皆可在50ns 周期时间内执行完毕，内部的程控以管线式的方式操作(Pipeline operation)，且使用内存映像的方式，使其整体的效能可达到20MIPS，因此非常适用于实时运转控制，而对于速度较慢的外围亦提供了wait-states 的功能。

引脚10

引脚11

引脚12

引脚13

引脚14

引脚15

引脚16

引脚17

引脚18

引脚19

引脚20

引脚21

引脚22

DVDD

VSS

DVDD

并行数据总线D0（LSB）至D15（MSB）

数字I/O逻辑电源电压

数字逻辑接地参考

并行数据总线D0（LSB）至D15（MSB）

数字逻辑接地参考

数字I/O逻辑电源电压

并行数据总线D0（LSB）至D15（MSB）

引脚23

引脚24

引脚25

引脚26

引脚27

引脚28

引脚29

引脚30

引脚31

引脚32

引脚33

引脚34

引脚35

D10

D11

D12

D13

D14

D15

VSS

TCK

TDI

TRST非

TMS

TDO

RS非

并行数据总线D0（LSB）至D15（MSB）

数字逻辑接地参考

IEEE标准测试时钟

IEEE标准测试数据输入（TDI）

IEEE标准测试复位

IEEE标准测试模式选择

IEEE标准测试数据输出（TDO）

复位输入

引脚36

引脚37

引脚38

引脚39

引脚40

READY

MP/MC

EMU0

数据准备

MP / MC（微处理器/微计算机）选择

仿真器0针。

仿真器引脚1 /禁止所有输EMU1/OFF

出

NMI 不可屏蔽中断

上电复位接通电源的重置。PORESET导致TMS320F240终止执行和集电脑= 0。当PORESET带到引脚一个高水平,执行程序内PORESET非

41 存的位置0开始。PORESET影响(或为零)相同的寄存器和状态位RS。另外,PORESET初始化锁相环控制寄存器。

引脚RESERVED 预留测试。

引脚SCIRXD/IO SCI异步串口接收数据

引脚SCITXD/IO SCI异步串口发送数据

引脚SPI从机输入，主机输出，SPISIMO/IO

45 或通用双向I/O

引脚VSS 数字逻辑接地参考

引脚DVDD 数字I / O逻辑电源电压

引脚SPI从机输出，主机输入，SPISOMI/IO

48 或通用双向I/O

引脚SPI时钟，或通用双向I /

SPICLK/IO

49 O

引脚WDDIS† Flash的编程电压电源

引脚SPI总线使能控制端/普SPISTE/IO

51 通IO口

引脚非 PDPINT 中断屏蔽控制端口

引脚XINT1 外部中断2输入

引脚外部中断2输入/普通IOXINT2/IO

54 口

引脚外部中断3输入/普通IOXINT3/IO

55 口

引脚OSCBYP 晶振控制端

引脚XTAL2 晶振输入端2

引脚XTAL1/CLKI晶振输入端2

58 N

引脚VSS 电源地

引脚CVDD 逻辑电源

引脚Vss 电源地

引脚DVdd 逻辑电源地

引脚ADCSOC/IOPADC的外部转换输入端/普63 C0 通的IO口输入输出端

引脚CLKOUT/IOP时钟输出端/双向数字IO64 C1 口

XF 信号在多处理其他处引脚XF/IOPC2 理器配置或作为一个通用65

的输出端/普通IO口

双向数字I / O/个针是配引脚（非BIO）置作为branch-control输66 /IOPC3

入所有设备重置

引脚CAP1/QEP1/捕获1/QEP1的输入/普通67 IOPC4 IO口输入输出端

引脚CAP2/QEP2/捕获2/QEP2的输入/普通68 IOPC5 IO口输入输出端

引脚捕获3/普通IO口输入输出CAP3/IOPC6

69 端

引脚捕获4/普通IO口输入输出CAP4/IOPC7

70 端

引脚Vss 电源地

引脚ADCIN0/IOP普通的IO口数据输入输出72 A0 端/ADC1的模拟输入端

引脚ADCIN1/IOP普通的IO口数据输入输出73 A1 端/ADC1的模拟输入端

引脚ADCIN2 ADC1的模拟输入

引脚ADCIN3 ADC1的模拟输入

引脚ADCIN4 ADC1的模拟输入

引脚ADCIN5 ADC1的模拟输入

引脚ADCIN6 ADC1的模拟输入

引脚ADCIN7 ADC1的模拟输入

引脚ADCIN15 ADC2的模拟输入

引脚ADCIN14 ADC2的模拟输入

引脚ADCIN13 ADC2的模拟输入

引脚ADCIN12 ADC2的模拟输入

引脚VccA 模拟电源

引脚VREFHI ADC输入参考电压高电位

引脚VREFLO ADC输入参考电压低电位

引脚VssA 模拟电源地

引脚ADCIN11 ADC输入端口

引脚ADCIN10 ADC输入端口

引脚ADCIN9/IOPADC输入端口/普通IO口

90 A2

引脚ADCIN8/IOPADC输入端口/普通IO口

91 A3

引脚Vss 模拟电源地

引脚DVDD 数字电源

PWM输出/输出捕获由比较引脚/ PWM和完整的行动控制寄PWM1/CMP1

94 存器(ACTR)。招行CMP1 -

CMP6去高阻抗状态时揭露

PDPINT活性低,当复位(RS)断言。

引脚95

引脚96

引脚97

引脚98

引脚99

引脚100

引脚101

引脚102

引脚103

引脚104

PWM2/CMP2

PWM3/CMP3

PWM4/CMP4

PWM5/CMP5

PWM6/CMP6

PWM输出/输出捕获

PWM7/CMP7/PWM输出/输出捕获/普通IOPB0 IO口输出

PWM8/CMP8/PWM输出/输出捕获/普通IOPB1 IO口输出

PWM9/CMP9/PWM输出/输出捕获/普通IOPB2 IO口输出

DVDD

VSS

数字电源

模拟电源地

定时器PWM输出/定时器

引脚T1PWM/T1CM输出捕获/普通IO口定时105 P/IOPB3 器1比较输出。T1PWM /

T1CMP IOPB3去高阻抗状态

引脚T2PWM/T2CM106 P/IOPB4

引脚T3PWM/T3CM107 P/IOPB5

引脚TMRDIR/IOP108 B6

引脚TMRCLK/IOP时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器PWM输出/定时器

输出捕获/普通IO口定时器2比较输出。T2PWM /

T1CMP IOPB4去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器PWM输出/定时器

输出捕获/普通IO口定时器3比较输出。T3PWM /

T1CMP IOPB5去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器计数方向/普通iO口计时器的方向信号。Up-counting方向如果TMRDIR / IOPB6低,down-counting方向如果这销很高。这个针是配置为数字输入所有设备重置

定时器时钟/普通IO口

109

引脚110

引脚111

引脚112

引脚113

引脚114

引脚115

引脚116

管脚117

管脚118

管脚119

管脚120

管脚121

管脚B7

VSS

DVDD

地址总线/普通IO口

模拟电源地

地址总线/普通IO口

平行地址总线A6。

平行地址总线A7。

平行地址总线A8。

数字逻辑参考地。

数字I/O供电源。

平行地址总线A9。

122

管脚123

管脚124

管脚125

管脚126

管脚127

管脚128

管脚129

管脚130

管脚131

管脚132

A10

A11

A12

A13

A14

A15

DS非

PS非

W/R非

平行地址总线A10。

平行地址总线A11。

平行地址总线A12。

平行地址总线A13。

平行地址总线A14。

平行地址总线A15。

数据选择信号。

I/O空间选择信号。

程序空间选择信号。

读/写。

2、TMS320F2812芯片引脚与功能

德州仪器所生产的TMS320F2812 数字讯号处理器是针对数字控制所设计的DSP，整合了DSP 及微控制器的最佳特性，主要使用在嵌入式控制应用，如数字电机控制(digital motor control, DMC)、资料撷取及I/O 控制(data acquisition and control, DAQ)等领域。针对应用最佳化，并有效缩短产品开发周期，F28x 核心支持全新CCS环境的C compiler，提供C 语言中直接嵌入汇编语言的程序开发介

面，可在C语言的环境中搭配汇编语言来撰写程序。值得一提的是，F28xDSP核心支持特殊的IQ-math 函式库，系统开发人员可以使用便宜的定点数DSP 来发展所需的浮点运算算法。F28x 系列DSP预计发展至400MHz，目前已发展至150MHz的Flash型式。

其引脚及功能如下所示：

引脚号

引脚1

符号

VDDI0

功能

I/O模拟电源（3.3V）

ADC采样保持器B的8路模拟输入0

ADC采样保持器B的9路模拟输入1

引脚2 ADCINB0

引脚3 ADCINB1

引脚4 ADCINB2

引脚5 ADCINB3

引脚6 ADCINB4

引脚7 ADCINB5

引脚8 ADCINB6

引脚9 ADCINB7

引脚10

引脚11

引脚12

引脚13

引脚14

ADCREFM

ADCREFP

AVSSREFBG

AVDDREFBG

VDDA1

ADC采样保持器B的8路模拟输入2

ADC采样保持器B的9路模拟输入3

ADC采样保持器B的8路模拟输入4

ADC采样保持器B的9路模拟输入5

ADC采样保持器B的8路模拟输入6

ADC采样保持器B的8路模拟输入7

ADC参考电压输出（1V）

ADC参考电压输出（2V）

ADC模拟地

ADC模拟电源

ADC模拟电源（3.3V）

引脚15

引脚16

引脚17

引脚18

引脚19

引脚20

引脚21

引脚22

引脚23

引脚24

引脚25

VSSA1 ADC模拟地

ADCRESEXT ADC外部偏置电阻（24.9K）

XMP/MC非

XA[0]

VSS

MDRA

XD[0]

MDXA

VDD

XD[1]

MCLKRA

程序存储区的选择

16位地址总线0

内核和数字I/O的地

GPIO或I/O串行数据接收

16位数据总线0

GPIO或McBSP接受串行数据

内核数字电源

16位数据总线1

GPIO或McBSP接受时钟

引脚26

引脚27

引脚28

引脚29

引脚30

引脚31

引脚32

引脚33

引脚34

引脚35

引脚36

MFSXA

XD[2]

MCLKXA

MFSRA

XD[3]

VDDIO

VSS

XD[4]

SPICLKA

GPIO或McBSP发送帧同步信号

16位数据总线2

GPIO或McBSP发送时钟

GPIO或McBSP接收帧同步信号

16位数据总线3

I/O数字电源（3.3V）

内核和数字I/O的地

16位数据总线4

GPIO或SPI时钟

SPISTEA GPIO或SPI从动传输使能

XD[5] 16位数据总线5

引脚37

引脚38

引脚39

引脚40

引脚41

引脚42

引脚43

引脚44

引脚45

引脚46

引脚47

VDD

VSS

XD[6]

SPISIMOA

SPISOMIA

XRD非

XA[1]

内核数字电源

内核和数字I/O的地

16位数据总线6

GPIO或SPI从动输入、主动输出

GPIO或SPI从动输出、主动输入

读有效

16位地址总线1

XACS0AND1XINTF区域0和区域1的片非

PWM7

PWM8

PWM9

选信号

GPIO或PWM输出引脚7

GPIO或PWM输出引脚8

GPIO或PWM输出引脚9

引脚48

引脚49

引脚50

引脚51

引脚52

引脚54

引脚56

引脚57

引脚58

PWM10

PWM11

PWM12

XR/W 非

Vss

GPIO或PWM输出引脚10

GPIO或PWM输出引脚11

GPIO或PWM输出引脚12

通常为高电平

内核和数字IO的地

GPIO或定时器3输出

16位数据总线

GPIO或定时器4输出

1.8或者1.9V内核数字电源

GPIO或捕获输入4

内核和数字IO的地

引脚T3PWM_T3CMP

XD[7]

引脚T4PWM_T4CMP

VDD

CAP4_QEP3

Vss

引脚59

引脚60

引脚61

引脚62

引脚63

引脚64

引脚65

引脚66

引脚67

引脚68

引脚69

CAP5_QEP4

CAP6_QEPI2

C4TRIP 非

C5TRIP 非

C6TRIP非

VDD10

XD[8]

TEXT2

TEXT1

XD9

VDD3VFL

PIO或捕获输入5

PIO或捕获输入6

GPIO或比较器4输出

GPIO或比较器5输出

GPIO或比较器6输出

IO口数字电源3.3V

16位数据总线

测试引脚为TI保留，必须悬空

16位数据总线

Flash内核电源3.3V

引脚70

引脚71

引脚72

引脚73

引脚74

引脚75

引脚76

引脚77

引脚78

引脚80

Vss

TDIRB

TCLKINB

XD[10]

XD[11]

Vdd

X1/XCLKIN

Vss

内核和数字IO的地

GPIO或定时器方向

GPIO或定时器时钟输入

16位数据总线

1.8或者1.9V内核数字电源

晶振输出

晶振输入

内核和数字IO的地

定时器3比较输出

19位地址总线

引脚T3CTRIP_PDPINTB

XA[2]

引脚81

引脚82

引脚84

引脚85

引脚86

引脚87

引脚88

引脚89

引脚90

引脚91

Vdd10 IO口数字电源3.3V

XHOLDA 非外部DMA保持请求信号。

引脚(T4CTRIP/E定时器4比较输出或EVBVBSOC)非

XWE 非

XA[3]

Vss

CANTXA

XZCS2

CANRXA

SCITXDB

SCIRXDB

启运外部A/D转换输出

写有效时为低电平

19位地址总线

内核和数字IO的地

GPIO/eCAN 发送数据

XINF区域2的片选信号

GPIO/eCAN接收数据

GPIO或SCIB异步串行口发送数据

GPIO或SCIB异步串行口接收数据

引脚92

引脚93

引脚94

引脚95

引脚96

引脚97

引脚98

引脚99

引脚100

引脚101

102

PWM1

PWM2

PWM3

PWM4

XD[12]

XD[13]

PWM5

Vss

VDD

PWM6

GPIO或PWM输出引脚1

GPIO或PWM输出引脚2

GPIO或PWM输出引脚3

GPIO或PWM输出引脚4

16位数据总线

GPIO或PWM输出引脚5

内核和数字I/O的地

1.8V或者1.9V内核数字电源

GPIO或PWM输出引脚6

GPIO或定时器1输出

引脚T1PWM_T1CMP

引脚103

104

引脚105

引脚106

引脚107

引脚108

引脚109

110

引脚111

引脚112

引脚113

XA[4] 19位数据总线

GPIO或定时器2输出

内核和数字I/O的地

GPIO或捕获输入1

GPIO或捕获输入2

19位数据总线

GPIO或捕获输入3

定时器1比较输出

19位数据总线

1.8V或者1.9V内核数字电源

内核和数字I/O的地

引脚T2PWM_T2CMP

Vss

CAP1_QEP1

CAP2_QEP2

XA[5]

CAP3_QEPI1

引脚T1CTRIP_PDPINTA非

XA[6]

VDD

Vss

引脚114

115

引脚116

引脚117

引脚118

引脚119

引脚120

引脚121

引脚122

引脚123

引脚124

VDDIO I/O口数字电源（3.3V）

引脚T2CTRIP/PD定时器2比较输出或EVAPINTA

TDIRA

TCLKINA

XA[7]

XCLKOUT

Vss

XA[8]

C1TRIP非

C2TRIP非

C3TRIP非

启动外部A/D转换输出

GPIO或计数器方向

GPIO或计数器时钟输入

19位数据总线

通用时钟源

内核和数字I/O的地

19位数据总线

GPIO或比较器1输出

GPIO或比较器2输出

GPIO或比较器3输出

引脚125

引脚126

引脚127

引脚128

引脚129

引脚130

引脚131

引脚132

引脚133

引脚134

引脚135

XA[9]

TMS

TDO

VDD

Vss

XA[10]

TDI

XA[11]

19位数据总线

JTAG测试模式选择端

JTAG扫描输入，测试数据输入

1.8V或者1.9V内核数字电源

内核和数字I/O的地

19位数据总线

JTAG测试数据输入端

19位数据总线

XZCS6AND7 XINF区域6或者7的片选非

TEXTSEL

TRST 非

信号

测试引脚，为TI保留，必须接地。

JTAG测试复位引脚

引脚136

引脚137

引脚138

引脚139

140

引脚141

引脚142

引脚143

引脚144

引脚145

引脚146

TCK

EMU0

XA[12]

XD[14]

JTAG测试时钟

仿真器IO口引脚0

19位地址总线

16位数据总线

通用输出引脚

19位地址总线

内核和数字IO的地

1.8或者1.9V内核数字电源

19位地址总线

IO口数字电源3.3V

仿真器IO引脚1

引脚XF_(XPLLDIS)非

XA[13]

Vss

VDD

XA[14]

VDD10

EMU1

引脚147

引脚148

149

引脚150

151

引脚152

引脚153

引脚154

引脚155

引脚156

引脚157

XD[15]

XA[15]

16位数据总线

19位地址总线

引脚XIN1_(XBIOGPIO/XINT1或XBIO非核) 非

XNMI_XINT3

心输入

GPIO/XNMI/XINT13

GPIO/XINT2/开始A/D转换

19位地址总线

内核和数字IO的地

1.8或者1.9V内核数字电源

GPIO/SCIA异步串行口发送数据

19位地址总线

GPIO/SCIA异步串行口接收数据

引脚XIN2_ADCSOC

XA[16]

Vss

Vdd

SCITXDA

XA[17]

SCIRXDA

引脚158

引脚159

引脚160

引脚161

引脚162

引脚163

引脚164

引脚165

引脚166

引脚167

引脚168

XA[18] 19位地址总线

XHOLD 非外部DMA保持请求信号。

XRS 非

XREADY

VDD1

Vss1

ADCBGREFIN

VSSA2

VDDA2

ADCINA7

ADCINA6

器件复位输入和看门狗复位输出

数据准备输入信号

ADC数字电源

ADC数字地

测试引脚，为TI保留，必须悬空。

ADC模拟地

ADC模拟电源

ADC采样模块保持器A的8路模拟输入

引脚169

引脚170

引脚171

引脚172

引脚173

引脚174

引脚175

引脚176

ADCINA5

ADCINA4

ADCINA3

ADCINA2

ADCINA1

ADCINA0

ADCLO

VSSA10

ADC采样模块保持器A的8路模拟输入

模拟参考电压输入

IO模拟地

二、F2812与F240在结构与功能上的差异

1、F240的结构特点：

1.以16位为基本数据处理单元，采用16位的数据与地址总线，其指令集设计成可大范围且复杂的计算及高速处理，属于Memory

Mapping 的模式。主要结构如下：

2.中央处理单元:32位的算数逻辑单元；32位的累积器；16位×16位的乘法器；16位的倍率位移器；8个16位的辅助缓存器。

3.内存单元:16K word 芯片上的程序内存；64K的程序内存与数据存储器；64K word 的I/O空间内存；32K word 的共同内存。

4.程控单元:4个管线式的操作；8层硬件堆栈；6个外部中断。

指令设计:采用定点式运算；1个机器周期(50ns)内执行完毕；计算时以2的补码做运算。

5.事件处理器:12个脉波宽度调变信号的输出；3个16位一般用途的定时器；3个16位全比较单元；3个16位取样比较单元；4个捕捉单元。

6.外部外围:2个相位编码电路；2个10位的模拟/数字转换器;28个可规划I/O 接脚；锁相回路模块；看门狗定时器；串行通讯接口；串行外围模块。

2、F2812的结构特点：

1.高性能静态CMOS制成技术

150MHz(6.67ns周期时间) ；省电设计(1.8VCore，3.3VI/O) ；3.3V快取可程序电压。

扫描支持

3.高效能32BitCPU

(1)16x16和32x32MAC Operations (2)16x16Dual MAC；(3)哈佛总线结构；(4)快速中断响应(5)4M线性程序寻址空间；(6)4M线性数据寻址空间； (7)TMS320F24X/LF240X程序核心兼容。

4.芯片上(On-Chip)的内存

(1)128Kx16 Flash；(2)1Kx16OTPROM(单次可程序只读存储器) ；(3)L0和L1：2组4Kx16 SARAM (4)H0：1组8Kx16SARAM ；(5)M0和M1：2组1Kx16 SARAM 共128Kx16 Flash，18Kx16

SARAM

5.外部内存接口

(1)支持1M的外部内存；(2)可程序的Wait States ；(3)可程序的Read/Write StrobeTi最小；(4)三个独立的芯片选择(Chip Selects)。

6.频率与系统控制

(1)支持动态的相位锁定模块(PLL)比率变更；(2)On-Chip振荡器；(3)看门狗定时器模块。

7.三个外部中断

8.外围中断扩展方块(PIE)，支持45个外围中断

9.128位保护密码

(1)保护Flash/ROM/OTP及L0/L1SARAM；(2)防止韧体逆向工程。

10.三个32位CPU Timer

11.电动机控制外围

(1)两个事件管理模块(EVA，EVB)；(2)与240xADSP相容。

12. (1)同步串行外围接口SPI模块；(2)两个异步串行通讯接口SCI模块，标准UART；(3)eCAN(Enhanced Controller Area

Network)；(4)McBSP With SPI Mode。

结构差异：

TMS320F2812是TI公司推出的C2000平台上的定点32位DSP

芯片，TMS320F2812DSP内核采Harvard结构体系，即相互独立的数据总线，提供了片内程序存储器和数据存储器、运算单元、一个32位算术／逻辑单元、一个32位累加器、一个16位乘法器和一个16位桶形移位器组成，体系采取串行结构，运用流水线技术加快程序的运行，可在一个处理周期内完成乘法加法和移位计算，其内核计算速度为20MIPs(一个指令周期50ns)。外设有A／D转换大容量存储器，l6位和32位的定时器比较单元、捕获单元、PWM波形发生器、高速异同步串行口和独立可编程复用I／O等组成，其中通过三个通用定时器和九个比较器的结合产生多达l2路的PWM输出结合灵活的波形发生逻辑和死区发生单元能生成对称、不对称以及带有死区时间的空间矢量 PWM波形DSP芯片中集成的这些功能大大简化了整个控制系统。此外，该DSP还具有快速的中断处理能力，及硬件寻址控制、数据指针逆序寻址等多种特有的功能，将有利于TMS320F2812A在电机控制中的作用。

TMS320F240为TI公司所出品的32位定点式数字信号处理器芯片，具有强大的外围 (64kI/O space、10 bit A/D Converter、Digital I/O peripheral)，芯片内部采用了加强型哈佛架构，由三个平行处理的总线─程序地址总线(PAB)、数据读出地址总线(DRAB)及数据写入地址总线(DWAB)，使其能进入多个内存空间。由于总线之操作各自独立，因此可同时进入程序及数据存储器空间，而两内存间的数据亦可互相交换，使得其具有快速的运算速度，几乎所有的指令皆可在50ns 周期时间内执行完毕，内部的程控以管线式的方式操作，且使用内存映像的方式，使其整体的效能可达到20MIPS。

功能差异：

TMS320F2812具有数字信号处理能力，又有强大的事件管理能力和嵌入式控制功能，特别适合用于有大批量数据处理的测控场合，如工业自动化控制、电力电子技术应用、智能仪器仪表及电机、马达伺服控制系统等。

TMS320F240具有高速信号处理和数字控制所必须的体系结构特点，而且有为电机控制应用提供单片解决方案所必须的外围设备，使所有类型电机的高精度、高效、全变速控制中使用先进的控制技术

成为可能。其次，使用次微米CMOS 技术制程使其功率散逸降至最低。

三、局部数据存储器与全局数据存储器的异同点是什么？如何区分？

局部数据存储器与全局数据存储器的共同点是他们都是数据存储器，可以存储数据。其不同点如下所示：

(1) 局部数据存储器空间用来存放指令使用的数据，全局数据存储器空间通过扩展外部存储器得到，用来存放与其他处理器共用的数据。

(2) 作用不同。局部数据存储器主要用于保存指令使用的数据；全局数据存储器用于保存与其它处理器共用的数据，或作为一个附加的数据空间。

(3) 存储地址不同。全局数据存储器占用局部数据存储器的高端地址，且其容量由全局存储器分配寄存器GREG决定。所以，当全局数据存储器的大小确定后，数据存储器的其他剩余单元则为局部数据存储器。此外，全局数据存储器还可以使用独立的物理存储器。此时，片外扩展的数据存储器需借助控制信号来区分是局部还是全局数据存储器。BR—全局数据存储器；DS—局部数据存储器。这将意味着局部和全局数据存储器不能同时同址使用。

通过上述比较分析，可以利用存储地址或控制信号来区分局部数据存储器与全局数据存储器。

2024年2月27日发(作者：资春荷)

DSP--TMS320F240芯片引脚与功能

DSP第二次大作业

一、详细描述F240,F2812芯片引脚的符号与功能。

1、TMS320F240芯片引脚与功能

TMS320F240为TI公司所出品的定点式数字信号处理器芯片，具有强大的外围(64k I/O space、10 bit A/D Converter、Digital I/O

peripheral) ，芯片内部采用了加强型哈佛架构(Enhanced Harvard

引脚10

引脚11

引脚12

引脚13

引脚14

引脚15

引脚16

引脚17

引脚18

引脚19

引脚20

引脚21

引脚22

DVDD

VSS

DVDD

并行数据总线D0（LSB）至D15（MSB）

数字I/O逻辑电源电压

数字逻辑接地参考

并行数据总线D0（LSB）至D15（MSB）

数字逻辑接地参考

数字I/O逻辑电源电压

并行数据总线D0（LSB）至D15（MSB）

引脚23

引脚24

引脚25

引脚26

引脚27

引脚28

引脚29

引脚30

引脚31

引脚32

引脚33

引脚34

引脚35

D10

D11

D12

D13

D14

D15

VSS

TCK

TDI

TRST非

TMS

TDO

RS非

并行数据总线D0（LSB）至D15（MSB）

数字逻辑接地参考

IEEE标准测试时钟

IEEE标准测试数据输入（TDI）

IEEE标准测试复位

IEEE标准测试模式选择

IEEE标准测试数据输出（TDO）

复位输入

引脚36

引脚37

引脚38

引脚39

引脚40

READY

MP/MC

EMU0

数据准备

MP / MC（微处理器/微计算机）选择

仿真器0针。

仿真器引脚1 /禁止所有输EMU1/OFF

出

NMI 不可屏蔽中断

上电复位接通电源的重置。PORESET导致TMS320F240终止执行和集电脑= 0。当PORESET带到引脚一个高水平,执行程序内PORESET非

41 存的位置0开始。PORESET影响(或为零)相同的寄存器和状态位RS。另外,PORESET初始化锁相环控制寄存器。

引脚RESERVED 预留测试。

引脚SCIRXD/IO SCI异步串口接收数据

引脚SCITXD/IO SCI异步串口发送数据

引脚SPI从机输入，主机输出，SPISIMO/IO

45 或通用双向I/O

引脚VSS 数字逻辑接地参考

引脚DVDD 数字I / O逻辑电源电压

引脚SPI从机输出，主机输入，SPISOMI/IO

48 或通用双向I/O

引脚SPI时钟，或通用双向I /

SPICLK/IO

49 O

引脚WDDIS† Flash的编程电压电源

引脚SPI总线使能控制端/普SPISTE/IO

51 通IO口

引脚非 PDPINT 中断屏蔽控制端口

引脚XINT1 外部中断2输入

引脚外部中断2输入/普通IOXINT2/IO

54 口

引脚外部中断3输入/普通IOXINT3/IO

55 口

引脚OSCBYP 晶振控制端

引脚XTAL2 晶振输入端2

引脚XTAL1/CLKI晶振输入端2

58 N

引脚VSS 电源地

引脚CVDD 逻辑电源

引脚Vss 电源地

引脚DVdd 逻辑电源地

引脚ADCSOC/IOPADC的外部转换输入端/普63 C0 通的IO口输入输出端

引脚CLKOUT/IOP时钟输出端/双向数字IO64 C1 口

XF 信号在多处理其他处引脚XF/IOPC2 理器配置或作为一个通用65

的输出端/普通IO口

双向数字I / O/个针是配引脚（非BIO）置作为branch-control输66 /IOPC3

入所有设备重置

引脚CAP1/QEP1/捕获1/QEP1的输入/普通67 IOPC4 IO口输入输出端

引脚CAP2/QEP2/捕获2/QEP2的输入/普通68 IOPC5 IO口输入输出端

引脚捕获3/普通IO口输入输出CAP3/IOPC6

69 端

引脚捕获4/普通IO口输入输出CAP4/IOPC7

70 端

引脚Vss 电源地

引脚ADCIN0/IOP普通的IO口数据输入输出72 A0 端/ADC1的模拟输入端

引脚ADCIN1/IOP普通的IO口数据输入输出73 A1 端/ADC1的模拟输入端

引脚ADCIN2 ADC1的模拟输入

引脚ADCIN3 ADC1的模拟输入

引脚ADCIN4 ADC1的模拟输入

引脚ADCIN5 ADC1的模拟输入

引脚ADCIN6 ADC1的模拟输入

引脚ADCIN7 ADC1的模拟输入

引脚ADCIN15 ADC2的模拟输入

引脚ADCIN14 ADC2的模拟输入

引脚ADCIN13 ADC2的模拟输入

引脚ADCIN12 ADC2的模拟输入

引脚VccA 模拟电源

引脚VREFHI ADC输入参考电压高电位

引脚VREFLO ADC输入参考电压低电位

引脚VssA 模拟电源地

引脚ADCIN11 ADC输入端口

引脚ADCIN10 ADC输入端口

引脚ADCIN9/IOPADC输入端口/普通IO口

90 A2

引脚ADCIN8/IOPADC输入端口/普通IO口

91 A3

引脚Vss 模拟电源地

引脚DVDD 数字电源

PWM输出/输出捕获由比较引脚/ PWM和完整的行动控制寄PWM1/CMP1

94 存器(ACTR)。招行CMP1 -

CMP6去高阻抗状态时揭露

PDPINT活性低,当复位(RS)断言。

引脚95

引脚96

引脚97

引脚98

引脚99

引脚100

引脚101

引脚102

引脚103

引脚104

PWM2/CMP2

PWM3/CMP3

PWM4/CMP4

PWM5/CMP5

PWM6/CMP6

PWM输出/输出捕获

PWM7/CMP7/PWM输出/输出捕获/普通IOPB0 IO口输出

PWM8/CMP8/PWM输出/输出捕获/普通IOPB1 IO口输出

PWM9/CMP9/PWM输出/输出捕获/普通IOPB2 IO口输出

DVDD

VSS

数字电源

模拟电源地

定时器PWM输出/定时器

引脚T1PWM/T1CM输出捕获/普通IO口定时105 P/IOPB3 器1比较输出。T1PWM /

T1CMP IOPB3去高阻抗状态

引脚T2PWM/T2CM106 P/IOPB4

引脚T3PWM/T3CM107 P/IOPB5

引脚TMRDIR/IOP108 B6

引脚TMRCLK/IOP时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器PWM输出/定时器

输出捕获/普通IO口定时器2比较输出。T2PWM /

T1CMP IOPB4去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器PWM输出/定时器

输出捕获/普通IO口定时器3比较输出。T3PWM /

T1CMP IOPB5去高阻抗状态时揭露PDPINT活性低。这个针是配置为数字输入所有设备重置。

定时器计数方向/普通iO口计时器的方向信号。Up-counting方向如果TMRDIR / IOPB6低,down-counting方向如果这销很高。这个针是配置为数字输入所有设备重置

定时器时钟/普通IO口

109

引脚110

引脚111

引脚112

引脚113

引脚114

引脚115

引脚116

管脚117

管脚118

管脚119

管脚120

管脚121

管脚B7

VSS

DVDD

地址总线/普通IO口

模拟电源地

地址总线/普通IO口

平行地址总线A6。

平行地址总线A7。

平行地址总线A8。

数字逻辑参考地。

数字I/O供电源。

平行地址总线A9。

122

管脚123

管脚124

管脚125

管脚126

管脚127

管脚128

管脚129

管脚130

管脚131

管脚132

A10

A11

A12

A13

A14

A15

DS非

PS非

W/R非

平行地址总线A10。

平行地址总线A11。

平行地址总线A12。

平行地址总线A13。

平行地址总线A14。

平行地址总线A15。

数据选择信号。

I/O空间选择信号。

程序空间选择信号。

读/写。

2、TMS320F2812芯片引脚与功能

其引脚及功能如下所示：

引脚号

引脚1

符号

VDDI0

功能

I/O模拟电源（3.3V）

ADC采样保持器B的8路模拟输入0

ADC采样保持器B的9路模拟输入1

引脚2 ADCINB0

引脚3 ADCINB1

引脚4 ADCINB2

引脚5 ADCINB3

引脚6 ADCINB4

引脚7 ADCINB5

引脚8 ADCINB6

引脚9 ADCINB7

引脚10

引脚11

引脚12

引脚13

引脚14

ADCREFM

ADCREFP

AVSSREFBG

AVDDREFBG

VDDA1

ADC采样保持器B的8路模拟输入2

ADC采样保持器B的9路模拟输入3

ADC采样保持器B的8路模拟输入4

ADC采样保持器B的9路模拟输入5

ADC采样保持器B的8路模拟输入6

ADC采样保持器B的8路模拟输入7

ADC参考电压输出（1V）

ADC参考电压输出（2V）

ADC模拟地

ADC模拟电源

ADC模拟电源（3.3V）

引脚15

引脚16

引脚17

引脚18

引脚19

引脚20

引脚21

引脚22

引脚23

引脚24

引脚25

VSSA1 ADC模拟地

ADCRESEXT ADC外部偏置电阻（24.9K）

XMP/MC非

XA[0]

VSS

MDRA

XD[0]

MDXA

VDD

XD[1]

MCLKRA

程序存储区的选择

16位地址总线0

内核和数字I/O的地

GPIO或I/O串行数据接收

16位数据总线0

GPIO或McBSP接受串行数据

内核数字电源

16位数据总线1

GPIO或McBSP接受时钟

引脚26

引脚27

引脚28

引脚29

引脚30

引脚31

引脚32

引脚33

引脚34

引脚35

引脚36

MFSXA

XD[2]

MCLKXA

MFSRA

XD[3]

VDDIO

VSS

XD[4]

SPICLKA

GPIO或McBSP发送帧同步信号

16位数据总线2

GPIO或McBSP发送时钟

GPIO或McBSP接收帧同步信号

16位数据总线3

I/O数字电源（3.3V）

内核和数字I/O的地

16位数据总线4

GPIO或SPI时钟

SPISTEA GPIO或SPI从动传输使能

XD[5] 16位数据总线5

引脚37

引脚38

引脚39

引脚40

引脚41

引脚42

引脚43

引脚44

引脚45

引脚46

引脚47

VDD

VSS

XD[6]

SPISIMOA

SPISOMIA

XRD非

XA[1]

内核数字电源

内核和数字I/O的地

16位数据总线6

GPIO或SPI从动输入、主动输出

GPIO或SPI从动输出、主动输入

读有效

16位地址总线1

XACS0AND1XINTF区域0和区域1的片非

PWM7

PWM8

PWM9

选信号

GPIO或PWM输出引脚7

GPIO或PWM输出引脚8

GPIO或PWM输出引脚9

引脚48

引脚49

引脚50

引脚51

引脚52

引脚54

引脚56

引脚57

引脚58

PWM10

PWM11

PWM12

XR/W 非

Vss

GPIO或PWM输出引脚10

GPIO或PWM输出引脚11

GPIO或PWM输出引脚12

通常为高电平

内核和数字IO的地

GPIO或定时器3输出

16位数据总线

GPIO或定时器4输出

1.8或者1.9V内核数字电源

GPIO或捕获输入4

内核和数字IO的地

引脚T3PWM_T3CMP

XD[7]

引脚T4PWM_T4CMP

VDD

CAP4_QEP3

Vss

引脚59

引脚60

引脚61

引脚62

引脚63

引脚64

引脚65

引脚66

引脚67

引脚68

引脚69

CAP5_QEP4

CAP6_QEPI2

C4TRIP 非

C5TRIP 非

C6TRIP非

VDD10

XD[8]

TEXT2

TEXT1

XD9

VDD3VFL

PIO或捕获输入5

PIO或捕获输入6

GPIO或比较器4输出

GPIO或比较器5输出

GPIO或比较器6输出

IO口数字电源3.3V

16位数据总线

测试引脚为TI保留，必须悬空

16位数据总线

Flash内核电源3.3V

引脚70

引脚71

引脚72

引脚73

引脚74

引脚75

引脚76

引脚77

引脚78

引脚80

Vss

TDIRB

TCLKINB

XD[10]

XD[11]

Vdd

X1/XCLKIN

Vss

内核和数字IO的地

GPIO或定时器方向

GPIO或定时器时钟输入

16位数据总线

1.8或者1.9V内核数字电源

晶振输出

晶振输入

内核和数字IO的地

定时器3比较输出

19位地址总线

引脚T3CTRIP_PDPINTB

XA[2]

引脚81

引脚82

引脚84

引脚85

引脚86

引脚87

引脚88

引脚89

引脚90

引脚91

Vdd10 IO口数字电源3.3V

XHOLDA 非外部DMA保持请求信号。

引脚(T4CTRIP/E定时器4比较输出或EVBVBSOC)非

XWE 非

XA[3]

Vss

CANTXA

XZCS2

CANRXA

SCITXDB

SCIRXDB

启运外部A/D转换输出

写有效时为低电平

19位地址总线

内核和数字IO的地

GPIO/eCAN 发送数据

XINF区域2的片选信号

GPIO/eCAN接收数据

GPIO或SCIB异步串行口发送数据

GPIO或SCIB异步串行口接收数据

引脚92

引脚93

引脚94

引脚95

引脚96

引脚97

引脚98

引脚99

引脚100

引脚101

102

PWM1

PWM2

PWM3

PWM4

XD[12]

XD[13]

PWM5

Vss

VDD

PWM6

GPIO或PWM输出引脚1

GPIO或PWM输出引脚2

GPIO或PWM输出引脚3

GPIO或PWM输出引脚4

16位数据总线

GPIO或PWM输出引脚5

内核和数字I/O的地

1.8V或者1.9V内核数字电源

GPIO或PWM输出引脚6

GPIO或定时器1输出

引脚T1PWM_T1CMP

引脚103

104

引脚105

引脚106

引脚107

引脚108

引脚109

110

引脚111

引脚112

引脚113

XA[4] 19位数据总线

GPIO或定时器2输出

内核和数字I/O的地

GPIO或捕获输入1

GPIO或捕获输入2

19位数据总线

GPIO或捕获输入3

定时器1比较输出

19位数据总线

1.8V或者1.9V内核数字电源

内核和数字I/O的地

引脚T2PWM_T2CMP

Vss

CAP1_QEP1

CAP2_QEP2

XA[5]

CAP3_QEPI1

引脚T1CTRIP_PDPINTA非

XA[6]

VDD

Vss

引脚114

115

引脚116

引脚117

引脚118

引脚119

引脚120

引脚121

引脚122

引脚123

引脚124

VDDIO I/O口数字电源（3.3V）

引脚T2CTRIP/PD定时器2比较输出或EVAPINTA

TDIRA

TCLKINA

XA[7]

XCLKOUT

Vss

XA[8]

C1TRIP非

C2TRIP非

C3TRIP非

启动外部A/D转换输出

GPIO或计数器方向

GPIO或计数器时钟输入

19位数据总线

通用时钟源

内核和数字I/O的地

19位数据总线

GPIO或比较器1输出

GPIO或比较器2输出

GPIO或比较器3输出

引脚125

引脚126

引脚127

引脚128

引脚129

引脚130

引脚131

引脚132

引脚133

引脚134

引脚135

XA[9]

TMS

TDO

VDD

Vss

XA[10]

TDI

XA[11]

19位数据总线

JTAG测试模式选择端

JTAG扫描输入，测试数据输入

1.8V或者1.9V内核数字电源

内核和数字I/O的地

19位数据总线

JTAG测试数据输入端

19位数据总线

XZCS6AND7 XINF区域6或者7的片选非

TEXTSEL

TRST 非

信号

测试引脚，为TI保留，必须接地。

JTAG测试复位引脚

引脚136

引脚137

引脚138

引脚139

140

引脚141

引脚142

引脚143

引脚144

引脚145

引脚146

TCK

EMU0

XA[12]

XD[14]

JTAG测试时钟

仿真器IO口引脚0

19位地址总线

16位数据总线

通用输出引脚

19位地址总线

内核和数字IO的地

1.8或者1.9V内核数字电源

19位地址总线

IO口数字电源3.3V

仿真器IO引脚1

引脚XF_(XPLLDIS)非

XA[13]

Vss

VDD

XA[14]

VDD10

EMU1

引脚147

引脚148

149

引脚150

151

引脚152

引脚153

引脚154

引脚155

引脚156

引脚157

XD[15]

XA[15]

16位数据总线

19位地址总线

引脚XIN1_(XBIOGPIO/XINT1或XBIO非核) 非

XNMI_XINT3

心输入

GPIO/XNMI/XINT13

GPIO/XINT2/开始A/D转换

19位地址总线

内核和数字IO的地

1.8或者1.9V内核数字电源

GPIO/SCIA异步串行口发送数据

19位地址总线

GPIO/SCIA异步串行口接收数据

引脚XIN2_ADCSOC

XA[16]

Vss

Vdd

SCITXDA

XA[17]

SCIRXDA

引脚158

引脚159

引脚160

引脚161

引脚162

引脚163

引脚164

引脚165

引脚166

引脚167

引脚168

XA[18] 19位地址总线

XHOLD 非外部DMA保持请求信号。

XRS 非

XREADY

VDD1

Vss1

ADCBGREFIN

VSSA2

VDDA2

ADCINA7

ADCINA6

器件复位输入和看门狗复位输出

数据准备输入信号

ADC数字电源

ADC数字地

测试引脚，为TI保留，必须悬空。

ADC模拟地

ADC模拟电源

ADC采样模块保持器A的8路模拟输入

引脚169

引脚170

引脚171

引脚172

引脚173

引脚174

引脚175

引脚176

ADCINA5

ADCINA4

ADCINA3

ADCINA2

ADCINA1

ADCINA0

ADCLO

VSSA10

ADC采样模块保持器A的8路模拟输入

模拟参考电压输入

IO模拟地

二、F2812与F240在结构与功能上的差异

1、F240的结构特点：

1.以16位为基本数据处理单元，采用16位的数据与地址总线，其指令集设计成可大范围且复杂的计算及高速处理，属于Memory

Mapping 的模式。主要结构如下：

2.中央处理单元:32位的算数逻辑单元；32位的累积器；16位×16位的乘法器；16位的倍率位移器；8个16位的辅助缓存器。

3.内存单元:16K word 芯片上的程序内存；64K的程序内存与数据存储器；64K word 的I/O空间内存；32K word 的共同内存。

4.程控单元:4个管线式的操作；8层硬件堆栈；6个外部中断。

指令设计:采用定点式运算；1个机器周期(50ns)内执行完毕；计算时以2的补码做运算。

5.事件处理器:12个脉波宽度调变信号的输出；3个16位一般用途的定时器；3个16位全比较单元；3个16位取样比较单元；4个捕捉单元。

6.外部外围:2个相位编码电路；2个10位的模拟/数字转换器;28个可规划I/O 接脚；锁相回路模块；看门狗定时器；串行通讯接口；串行外围模块。

2、F2812的结构特点：

1.高性能静态CMOS制成技术

150MHz(6.67ns周期时间) ；省电设计(1.8VCore，3.3VI/O) ；3.3V快取可程序电压。

扫描支持

3.高效能32BitCPU

4.芯片上(On-Chip)的内存

(1)128Kx16 Flash；(2)1Kx16OTPROM(单次可程序只读存储器) ；(3)L0和L1：2组4Kx16 SARAM (4)H0：1组8Kx16SARAM ；(5)M0和M1：2组1Kx16 SARAM 共128Kx16 Flash，18Kx16

SARAM

5.外部内存接口

(1)支持1M的外部内存；(2)可程序的Wait States ；(3)可程序的Read/Write StrobeTi最小；(4)三个独立的芯片选择(Chip Selects)。

6.频率与系统控制

(1)支持动态的相位锁定模块(PLL)比率变更；(2)On-Chip振荡器；(3)看门狗定时器模块。

7.三个外部中断

8.外围中断扩展方块(PIE)，支持45个外围中断

9.128位保护密码

(1)保护Flash/ROM/OTP及L0/L1SARAM；(2)防止韧体逆向工程。

10.三个32位CPU Timer

11.电动机控制外围

(1)两个事件管理模块(EVA，EVB)；(2)与240xADSP相容。

12. (1)同步串行外围接口SPI模块；(2)两个异步串行通讯接口SCI模块，标准UART；(3)eCAN(Enhanced Controller Area

Network)；(4)McBSP With SPI Mode。

结构差异：

TMS320F2812是TI公司推出的C2000平台上的定点32位DSP

功能差异：

成为可能。其次，使用次微米CMOS 技术制程使其功率散逸降至最低。

三、局部数据存储器与全局数据存储器的异同点是什么？如何区分？

局部数据存储器与全局数据存储器的共同点是他们都是数据存储器，可以存储数据。其不同点如下所示：

(1) 局部数据存储器空间用来存放指令使用的数据，全局数据存储器空间通过扩展外部存储器得到，用来存放与其他处理器共用的数据。

(2) 作用不同。局部数据存储器主要用于保存指令使用的数据；全局数据存储器用于保存与其它处理器共用的数据，或作为一个附加的数据空间。

通过上述比较分析，可以利用存储地址或控制信号来区分局部数据存储器与全局数据存储器。

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