龙芯3C5000L 处理器数据手册说明书-USB迷|专注于互联网分享

2024年2月28日发(作者：枚虹影)

龙芯3C5000L处理器

数据手册

V1.2

龙芯中科技术股份有限公司[键入文字]

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《龙芯3C5000L处理器数据手册》主要介绍龙芯3C5000L处理器接口结构，特性，电气规范，以及硬件设计指导。

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龙芯3C5000L处理器

文档名:

数据手册

V1.2

芯片研发部

2021-11-26

更新历史

序号

更新日期

2021-2-20

2021-8-20

版本号

V1.0

V1.1

初稿

调整分级，处理器核等相关信息

第一章，修改概述

2.4节，修改SYSCLK要求

2.5节，修改I2C描述

2.6节，修改中断描述

3 2021-11-26 V1.2 2.9节，修改CLKSEL说明

2.10节，修改引脚名称

3.3节，修改HT描述

4.3节，修改复位描述

6.5.1节，修改电源描述

更新内容

手册信息反馈:*******************也可通过问题反馈网站/ 向我司提交芯片产品使用过程中的问题，并获取技术支持。

III

龙芯3C5000L处理器数据手册

图目录..........................................................................................................................VI

表目录........................................................................................................................ VII

概述 ...................................................................................................................... 1

1.1.

芯片分级.................................................................................................... 1

接口描述 .............................................................................................................. 2

2.1.

接口信号模块............................................................................................ 2

2.2.

HYPERTRANSPORT总线接口信号 .................................................................... 3

2.3.

DDR4

SDRAM总线接口信号 ....................................................................... 6

2.4.

初始化信号................................................................................................ 7

2.5.

低速I/O接口............................................................................................ 8

2.6.

芯片引脚中断信号.................................................................................. 10

2.7.

JTAG信号................................................................................................. 10

2.8.

测试控制信号.......................................................................................... 10

2.9.

时钟信号.................................................................................................. 11

2.10.

电源引脚.................................................................................................. 12

2.11.

GPIO信号................................................................................................. 12

HYPERTRANSPORT总线接口描述 ............................................................... 15

3.1.

HYPERTRANSPORT接口特性 .......................................................................... 15

3.2.

设备模式.................................................................................................. 15

3.3.

系统HT接口连接.................................................................................... 15

内存控制器接口描述 ........................................................................................ 18

4.1.

内存控制器功能概述.............................................................................. 18

4.2.

初始化操作.............................................................................................. 18

4.3.

复位引脚的控制...................................................................................... 19

复位时序要求 .................................................................................................... 21

电气特性 ............................................................................................................ 22

6.1.

绝对最大额定值...................................................................................... 22

6.2.

HYPERTRANSPORT总线接口特性 .................................................................. 22

6.3.

DDR4内存接口特性................................................................................. 22

6.4.

参考时钟.................................................................................................. 22

6.4.1.

单端时钟输入要求.......................................................................... 23

6.4.2.

差分时钟输入要求.......................................................................... 23

6.5.

电源.......................................................................................................... 24

6.5.1.

电源工作条件.................................................................................. 24

频率和功耗特性 ................................................................................................ 26

热特性 ................................................................................................................ 27

龙芯3C5000L处理器数据手册

8.1.

热参数...................................................................................................... 27

8.2.

焊接温度.................................................................................................. 27

引脚排列和封装 ................................................................................................ 29

9.1.

按引脚排列的封装引脚.......................................................................... 29

9.2.

FCBGA引脚顶层排列............................................................................... 97

10.

封装走线长度 .................................................................................................. 128

11.

封装机械尺寸 .................................................................................................. 145

12.

订货信息 .......................................................................................................... 147

12.1.

通用命名标识........................................................................................ 147

13.

不使用引脚处理 .............................................................................................. 148

13.1.

13.2.

13.3.

13.4.

13.5.

13.6.

13.7.

13.8.

13.9.

系统配置引脚........................................................................................ 148

SPI总线................................................................................................. 148

I2C/UART/GPIO总线............................................................................. 148

DDR总线................................................................................................. 148

HYPERTRANSPORT总线 ................................................................................ 148

HTX_CLKP/N时钟输入 ............................................................................ 149

JTAG总线、 149

系统中断管脚........................................................................................ 149

SE管脚................................................................................................... 149

龙芯3C5000L处理器数据手册

图目录

图2.1 龙芯3C5000L处理器接口信号框图 ...................................................... 3

图3.1 龙芯3C5000L单处理器系统HT接口连接 ......................................... 16

图3.2 龙芯3C5000L多处理器系统HT接口连接 ......................................... 16

图3.3 龙芯3C5000L多处理器系统HT接口连接（四片） ......................... 17

图8.1 焊接回流曲线.......................................................................................... 28

图11.1 龙芯3C5000L顶视图 ......................................................................... 145

图11.2 龙芯3C5000L底视图 ......................................................................... 145

图11.3 龙芯3C5000L侧视图 ......................................................................... 146

龙芯3C5000L处理器数据手册

表目录

表 1.1龙芯3C5000L芯片分级 .......................................................................... 1

表 2.1 HT总线信号 ............................................................................................. 4

表 2.2 DDR4 SDRAM控制器接口信号 ............................................................. 6

表 2.3初始化接口信号........................................................................................ 7

表 2.4 SPI接口信号 ............................................................................................. 9

表 2.5 UART接口信号 ........................................................................................ 9

表 2.6 I2C接口信号............................................................................................. 9

表 2.7引脚中断信号描述.................................................................................. 10

表 2.8 JTAG接口信号 ....................................................................................... 10

表 2.9 JTAG接口信号 ....................................................................................... 10

表 2.10时钟信号................................................................................................ 11

表 2.11 CORE时钟控制 .................................................................................... 11

表 2.12 MEM时钟控制 ..................................................................................... 11

表 2.13 HT时钟控制 ......................................................................................... 11

表 2.14电源引脚................................................................................................ 12

表 2.15 GPIO信号 ............................................................................................. 13

表 6.1绝对最大额定值...................................................................................... 22

表 6.2 参考时钟输入......................................................................................... 23

表 6.3 推荐的工作电源电压............................................................................. 24

表 8.1 龙芯3C5000L的热特性参数和推荐的最大值 ................................... 27

表 8.2 无铅工艺的封装回流最大温度表......................................................... 27

表 8.3 回流焊接温度分类表............................................................................. 27

表 9.1 按引脚排列的封装引脚表..................................................................... 29

VII

龙芯3C5000L处理器数据手册

1. 概述

龙芯3C5000L是首款十六核龙芯处理器，面向服务器应用，采用四片龙芯3A5000硅片合封，封装为BGA-2422。其工作主频为2.0GHz - 2.2GHz，主要技术特征如下：

◼ 片内集成16个64位的四发射超标量LA464高性能处理器核；

◼ 峰值浮点运算能力****************；

◼ 片内集成64MB的分体共享三级Cache；

◼ 通过目录协议维护多核及I/O DMA访问的Cache一致性；

◼ 内存接口为4个72位DDR4控制器，支持DDR4-3200；

◼ 高速 IO接口为4个8位HyperTransport控制器（以下简称HT），最高总线频率3.2GHz；

◼ 最高支持4路互连；

◼ 其它接口包括3个I2C、1个UART、1个SPI、16路GPIO接口。

1.1. 芯片分级

龙芯3C5000L芯片分为两个版本，不同版本芯片针对的工作环境、工作电压及实际功耗有所不同，不可相互替换。芯片在错误的工作电压下，可能会引起工作异常或使用寿命问题。在选用前必须明确对应的芯片分级。

不同版本的说明如表 1.1：

表 1.1龙芯3C5000L芯片分级

芯片标识

LS3C5000L

LS3C5000L-LL

典型电压* 电源噪声

1.15V

1.05V

±25mV

典型功耗*

<150W

<125W

壳温范围

0 – 70℃

0 - 70℃

说明

商业级版本

工作频率2.2GHz

商业级版本

工作频率2.0GHz

*典型电压为VDDN的电压设置

*表中数据为典型工作条件下VDDN电压域测得的典型值（SPEC CPU 2006 RATE运行时测得全芯片最大功耗），受运行温度影响，处理器正常工作时很少超过该值。芯片运时功耗受负载的影响，待机或低负载工作功耗远低于典型值。

龙芯3C5000L处理器数据手册

2. 接口描述

2.1. 接口信号模块

龙芯3C5000L的管脚数为2422，包含以下类别的信号：

⚫ .... HyperTransport总线接口信号

⚫ .... DDR4 SDRAM总线接口信号

⚫ .... 初始化信号

⚫ .... 低速I/O接口

⚫ .... 芯片引脚中断信号

⚫ .... JTAG信号

⚫ .... 测试和控制信号

⚫ .... 时钟信号

⚫ .... 电源引脚

⚫ .... GPIO信号

⚫ .... SE模块信号

芯片的接口信号如图2.1所示。

龙芯3C5000L处理器数据手册

HT0/1/2/3_REXTMC0/1/2/3_REXTMC0/1/2/3_RESETnHT0/1/2/3_8x2HT0/1/2/3_HI_HOSTMODEMC0/1/2/3_CLKp/n[3:0]

MC0/1/2/3_CKE[3:0]MC0/1/2/3_ODT[3:0]HT0/1/2/3_HI_RSTnHT0/1/2/3_HI_POWEROKHT0/1/2/3_HI_LDT_REQnMC0/1/2/3_SCSn[7:0]MC0/1/2/3_A[13:0]HT0/1/2/3_HI_LDT_STOPnHT0/1/2/3_LO_HOSTMODEHT0/1/2/3_LO_RSTnHyperTransport信号MC0/1/2/3_A17MC0/1/2/3_ACTnHT0/1/2/3_LO_POWEROKHT0/1/2/3_LO_LDT_REQnHT0/1/2/3_LO_LDT_STOPnMC0/1/2/3_ALERTnMC0/1/2/3_PARMC0/1/2/3_CID2MC0/1/2/3_BA[1:0]2.2. HyperTransport总线接口信号

DDR4信号UARTSPII2CSEHT0/1/2/3CLKp/nHT0/1/2/3_RX_CLKp/n[1:0]HT0/1/2/3_RX_CTLp/n[1:0]MC0/1/2/3_BG[1:0]MC0/1/2/3_RASnMC0/1/2/3_CASnHT0/1/2/3_RX_CADp/n[15:0]HT0/1/2/3_TX_CLKp/n[1:0]HT0/1/2/3_TX_CTLp/n[1:0]MC0/1/2/3_WEnMC0/1/2/3_DQ[63:0]MC0/1/2/3_CB[7:0]龙芯3C5000LHT0/1/2/3_TX_CADp/n[15:0]TSEL[1:0]TCKTDI[3:0]MC0/1/2/3_DQSp[8:0]MC0/1/2/3_DQSn[17:0]MC0/1/2/3_DM0n_DQSp09JTAG

MC0/1/2/3_DM8n_DQSp17UART_TXDTMSTRSTnTDO[3:0]UART_RXDSPI_CSnSPI_SCKSPI_SDOSYSRESETnSYSCLK[3:0]CLKSEL[9:0]SYSTEM CONTROL信号GPIO[15:0]CHIP_CONFIG[5:0]DEV_CONFIG[9:0]SPI_SDISPI_WPnSPI_HOLDnI2C0/1/2_SCLNMInCHIP_ID[3:0]ICCC_ENI2C0/1/2_SDASE[44:0]TESTCLKDOTESTN

SYSCLK_OUT

图2.1 龙芯3C5000L处理器接口信号框图

注：箭头指示信号方向，有输入、输出和双向。

龙芯3C5000L处理器数据手册

龙芯3C5000L中拥有四组独立的HyperTransport总线（分别称为HT0、HT1、HT2、HT3），目前各个HT接口的引脚预留16位（用于兼容3C5000），但只使用低8位，高8位接口在引脚上预留供以后扩展。

每组HyperTransport总线信号包括：

◼ 16对差分发送数据命令总线；

◼ 16对差分接收数据命令总线；

◼ 2对差分发送控制信号；

◼ 2对差分接收控制信号；

◼ 2对差分发送时钟信号；

◼ 2对差分接收时钟信号；

◼ 4个16位/低8位总线控制信号；

◼ 4个高8位总线控制信号；

下表是龙芯3C5000L处理器的HyperTransport总线接口信号定义。上下拉电阻内部为50KOhm。

表 2.1 HT总线信号

HT0总线信号

信号名称

HT0_8x2

HT0_Lo_Hostmode

HT0_Hi_Hostmode

HT0_Lo_PowerOK

输入/输出

I/O

描述电源域

内部上下拉

下拉

上拉

HT0_Lo_Resetn I/O

HT0_Lo_Ldt_Stopn I/O

HT0_Lo_Ldt_reqn

HT0_Hi_PowerOK

HT0_Hi_Resetn

HT0_Hi_LDT_Stopn

HT0_Hi_LDT_reqn

HT0_Tx_CADp[15:0]

HT0_Tx_CADn[15:0]

I/O

为1时有效，表示将HT0分为HT0_Lo与HT0_Hi分别使用

VDDE_1V8

为0时无效，表示将HT0作为16位总线使用

为1时有效，表示将HT0_Lo控制器作为主模式，控制复位等信号

为0时无效，表示将HT0_Lo控制器作为从模式，复位等信号仅为VDDE_1V8

输入模式

保留

VDDE_1V8

当HT0_8x2无效时为HT0总线PowerOK信号，

当HT0_8x2有效时为HT0_Lo总线PowerOK信号。

VDDE_1V8

当HT0_Lo_Hostmode有效时为双向信号，

当HT0_Lo_Hostmode无效时为输入信号。

当HT0_8x2无效时为HT0总线Resetn信号，

当HT0_8x2有效时为HT0_Lo总线Resetn信号。

VDDE_1V8

当HT0_Lo_Hostmode有效时为双向信号，

当HT0_Lo_Hostmode无效时为输入信号。

当HT0_8x2无效时为HT0总线Ldt_Stopn信号，

当HT0_8x2有效时为HT0_Lo总线Ldt_Stopn信号。

VDDE_1V8

当HT0_Lo_Hostmode有效时为双向信号，

当HT0_Lo_Hostmode无效时为输入信号。

当HT0_8x2无效时为HT0总线Ldt_Reqn信号，

VDDE_1V8

当HT0_8x2有效时为HT0_Lo总线Ldt_Reqn信号。

保留

VDDE_1V8

保留

VDDE_1V8

保留 VDDE_1V8

保留

VDDE_1V8

[7:0]位为HT0_Lo总线发送数据命令总线，

HT_VDDE

[15:8]位保留。

[7:0]位为HT0_Lo总线发送数据命令总线，

HT_VDDE

[15:8]位保留。

上拉

无

龙芯3C5000L处理器数据手册

HT0_Tx_CTLp[1:0]

HT0_Tx_CTLn[1:0]

HT0_Tx_CLKp[1:0]

HT0_Tx_CLKn[1:0]

HT0_Rx_CADp[15:0]

HT0_Rx_CADn[15:0]

HT0_Rx_CTLp[1:0]

HT0_Rx_CTLn[1:0]

HT0_Rx_CLKp[1:0]

HT0_Rx_CLKn[1:0]

[0]位为HT0_Lo总线发送控制信号，

[1]位保留。

[0]位为HT0_Lo总线发送控制信号，

[1]位保留。

[0]位为HT0_Lo总线发送时钟信号，

[1]位保留。

[0]位为HT0_Lo总线发送时钟信号，

[1]位保留。

[7:0]位为HT0_Lo总线接收数据命令总线，

[15:8]位保留。

[7:0]位为HT0_Lo总线接收数据命令总线，

[15:8]位保留。

[0]位为HT0_Lo总线接收控制信号，

[1]位保留。

[0]位为HT0_Lo总线接收控制信号，

[1]位保留。

[0]位为HT0_Lo总线接收时钟信号，

[1]位保留。

[0]位为HT0_Lo总线接收时钟信号，

[1]位保留。

HT1/2/3总线信号

HT_VDDE

无

输入/输描述

出

HT1/2/3_8x2 I

保留

为1时有效，表示将HT1/2/3_Lo控制器作为主模式，控制复位等信号

HT1/2/3_Lo_Hostmode I

为0时无效，表示将HT1/2/3_Lo控制器作为从模式，复位等信号仅为输入模式

HT1/2/3_Hi_Hostmode I 保留

当HT1/2/3_8x2无效时为HT1/2/3总线PowerOK信号，

当HT1/2/3_8x2有效时为HT1/2/3_Lo总线PowerOK信号。

HT1/2/3_Lo_PowerOK I/O

当HT1/2/3_Lo_Hostmode有效时为双向信号，

当HT1/2/3_Lo_Hostmode无效时为输入信号。

当HT1/2/3_8x2无效时为HT1/2/3总线Resetn信号，

当HT1/2/3_8x2有效时为HT1/2/3_Lo总线Resetn信号。

HT1/2/3_Lo_Resetn I/O

当HT1/2/3_Lo_Hostmode有效时为双向信号，

当HT1/2/3_Lo_Hostmode无效时为输入信号。

当HT1/2/3_8x2无效时为HT1/2/3总线Ldt_Stopn信号，

当HT1/2/3_8x2有效时为HT1/2/3_Lo总线Ldt_Stopn信号。

HT1/2/3_Lo_Ldt_Stopn I/O

当HT1/2/3_Lo_Hostmode有效时为双向信号，

当HT1/2/3_Lo_Hostmode无效时为输入信号。

当HT1/2/3_8x2无效时为HT1/2/3总线Ldt_Reqn信号，

HT1/2/3_Lo_Ldt_reqn I/O

当HT1/2/3_8x2有效时为HT1/2/3_Lo总线Ldt_Reqn信号。

HT1/2/3_Hi_PowerOK I/O 保留

HT1/2/3_Hi_Resetn I/O

保留

当HT1/2/3_8x2无效时该信号无效，

当HT1/2/3_8x2有效时为HT1/2/3_Hi总线Ldt_Stopn信号。

HT1/2/3_Hi_LDT_Stopn I/O

当HT1/2/3_Hi_Hostmode有效时为双向信号，

当HT1/2/3_Hi_Hostmode无效时为输入信号。

当HT1/2/3_8x2无效时该信号无效，

HT1/2/3_Hi_LDT_reqn I/O

当HT1/2/3_8x2有效时为HT1/2/3_Hi总线Ldt_Reqn信号。

[7:0]位为HT1/2/3_Lo总线发送数据命令总线，

HT1/2/3_Tx_CADp[15:0] O

[15:8]位保留。

[7:0]位为HT1/2/3_Lo总线发送数据命令总线，

HT1/2/3_Tx_CADn[15:0] O

[15:8]位保留。

[0]位为HT1/2/3_Lo总线发送控制信号，

HT1/2/3_Tx_CTLp[1:0] O

[1]位保留。

信号名称

内部上下拉

VDDE_1V8 -

电源域

VDDE_1V8

上拉

VDDE_1V8

上拉

VDDE_1V8 上拉

VDDE_1V8

上拉

VDDE_1V8

HT_VDDE

上拉

无

龙芯3C5000L处理器数据手册

HT1/2/3_Tx_CTLn[1:0]

HT1/2/3_Tx_CLKp[1:0]

HT1/2/3_Tx_CLKn[1:0]

HT1/2/3_Rx_CADp[15:0]

HT1/2/3_Rx_CADn[15:0]

HT1/2/3_Rx_CTLp[1:0]

HT1/2/3_Rx_CTLn[1:0]

HT1/2/3_Rx_CLKp[1:0]

HT1/2/3_Rx_CLKn[1:0]

[0]位为HT1/2/3_Lo总线发送控制信号，

[1]位保留。

[0]位为HT1/2/3_Lo总线发送时钟信号，

[1]位保留。

[0]位为HT1/2/3_Lo总线发送时钟信号，

[1]位保留。

[7:0]位为HT1/2/3_Lo总线接收数据命令总线，

[15:8]位保留。

[7:0]位为HT1/2/3_Lo总线接收数据命令总线，

[15:8]位保留。

[0]位为HT1/2/3_Lo总线接收控制信号，

[1]位保留。

[0]位为HT1/2/3_Lo总线接收控制信号，

[1]位保留。

[0]位为HT1/2/3_Lo总线发送时钟信号，

[1]位保留。

[0]位为HT1/2/3_Lo总线接收时钟信号，

[1]位保留。

HT_VDDE

无

2.3. DDR4 SDRAM总线接口信号

龙芯3C5000L集成了标准的DDR4 SDRAM内存控制器，可支持各种DDR4内存条。该内存控制器接口包括有下列信号：

◼ 72位双向数据总线信号（包括ECC）；

◼ 9路双向数据选通差分信号（包括ECC）；

◼ 9路数据掩码或高位数据选通差分信号（包括ECC等）；

◼ 18位地址总线信号；

◼ 2位逻辑bank信号；

◼ 2位逻辑bank组信号；

◼ 8位物理片选信号；

◼ 4路差分时钟信号；

◼ 4位时钟使能信号；

◼ 3位命令总线信号；

◼ 4位ODT(On Die Termination)信号；

◼ 1位复位控制信号。

表 2.2是龙芯3C5000L 每一组内存控制器接口信号，共有四组。

表 2.2 DDR4 SDRAM控制器接口信号

信号名称

MC0/1/2/3_DQ[63:0]

MC0/1/2/3_CB[7:0]

MC0/1/2/3_DQSp[8:0]

MC0/1/2/3_DQSn[17:0]

MC0/1/2/3_DM*n_DQSp*[17:9]

MC0/1/2/3_A[13:0]

输入/输出

数据总线信号

数据总线ECC信号

数据选通（包括ECC）

描述

电源域

MEM_VDDE

数据选通（包括ECC）

数据屏蔽DM0-8（包括ECC）或数据选通MEM_VDDE

DQSp9-17

MEM_VDDE

地址总线信号

龙芯3C5000L处理器数据手册

MEM_VDDE

MC0/1/2/3_A17

MC0/1/2/3_BA[1:0]

MC0/1/2/3_BG[1:0]

MC0/1/2/3_WEn

MC0/1/2/3_CASn

MC0/1/2/3_RASn

MC0/1/2/3_CSn[7:0]

MC0/1/2/3_CKE[3:0]

MC0/1/2/3_CKp[3:0]

地址总线信号

逻辑Bank地址信号

逻辑Bank组地址信号

写使能信号，A14

列地址选择信号，A15

行地址选择信号，A16

片选信号

时钟使能信号

差分时钟输出信号

{1,3}为一组DIMM时钟，

{0,2}为另一组DIMM时钟

差分时钟输出信号

{1,3}为一组DIMM时钟，

{0,2}为另一组DIMM时钟

ODT信号

复位控制信号

激活命令信号

命令与地址奇偶校验值

数据CRC错或命令奇偶校验错标志

CHIP ID bit2，3DS内存使用

参考电阻

MEM_VDDE

MC0/1/2/3_CKn[3:0]

MC0/1/2/3_ODT[3:0]

MC0/1/2/3_Resetn

MC0/1/2/3_ACTn

MC0/1/2/3_PAR

MC0/1/2/3_ALERTn

MC0/1/2/3_CID2

MC0/1/2/3_REXT

I/O

MEM_VDDE

2.4. 初始化信号

表 2.3提供了初始化信号的名称，方向和描述。

内部上下拉为50KOhm。

表 2.3初始化接口信号

信号名称

SYSRESETn

输入/输出

描述

系统复位信号，该信号的低电平状态需要维持多于一个SYSCLK周期，它可异步于SYSCLK信号。

以下描述为上拉时的功能

[0] SE功能使能

[1] 默认 HT Gen1 模式

[2] 保留

[3] D0_HT1-hi默认进入一致性模式

[4] D0_HT1-lo默认进入一致性模式

[5] 片内时钟调试使能（DCDL）

芯片号

单处理器时设置为0，多处理器时按照3.3节的连接方式设置

1’b1表示多芯片一致性互联模式

1’b0表示单芯片模式

电压域内部上下拉

VDDE_1V8

无

6’b000010

CHIP_CONFIG[5:0] I

CHIP_ID[3:0]

ICCC_EN

VDDE_1V8

下拉

龙芯3C5000L处理器数据手册

VDDE_1V8

DEV_CONFIG[9:0] I

[0] cpu1_chip_config_0，下拉或留空

[1] cpu1_chip_config_3，D1_HT1_hi默认一致性模式

[2] cpu1_chip_config_4，D1_HT1_lo默认一致性模式

[3] cpu2_chip_config_0，下拉或留空

[4] cpu2_chip_config_3，D2_HT1_hi默认一致性模式

[5] cpu2_chip_config_4，D2_HT1_hi默认一致性模式

[6] cpu3_chip_config_0，下拉或留空

[7] cpu3_chip_config_3，D3_HT1_hi默认一致性模式

[8] cpu3_chip_config_4，D3_HT1_hi默认一致性模式

[9]保留

◼ SYSRESETn：这个复位信号是唯一能复位整个龙芯3C5000L处理器的信号。SYSCLK必须在SYSRESETn释放到无效前就保持稳定。SYSRESETn需要保持有效100个SYSCLK周期以上。处理器内部的复位控制逻辑在SYSRESETn无效时才开始复位处理器。处理器内部复位将在64K个SYSCLK周期后完成，之后复位异常处理才可以被执行。

◼ CHIP_CONFIG[5:0]：定义了龙芯3C5000L需要静态配置的信号，它在系统复位时必须保持稳定。系统开始运行时软件可以从内部寄存器中读取该值。

2.5. 低速I/O接口

龙芯3C5000L处理器的低速I/O接口包括SPI总线、UART总线和I2C总线。SPI总线可连接SPI flash（可支持启动）。

SPI控制器具有以下特性：

◼ 全双工同步串口数据传输

◼ 支持到4个的变长字节传输

◼ 主模式支持

◼ 双缓冲接收器

◼ 极性和相位可编程的串行时钟

◼ 可在等待模式下对SPI进行控制

◼ 可支持处理器通过SPI启动

◼ 可支持双线、四线模式

UART控制器具有以下特性：

◼ 全双工异步数据接收/发送

◼ 可编程的数据格式

◼ 16位可编程时钟计数器

◼ 支持接收超时检测

◼ 带仲裁的多中断系统

龙芯3C5000L处理器数据手册

◼ 仅工作在FIFO方式

◼ 在寄存器与功能上兼容NS16550A

I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。器件与器件之间进行双向传送，最高传送速率 400kbps。龙芯 3C5000L 中集成的三个 I2C 控制器既可以作为主设备，也可以作为从设备。用作从设备时可以读出处理器内部温度，其中0/1对应0号节点，2对应1号节点。主从模式之间通过配置内部寄存器进行切换。

这些低速I/O接口包含的信号如下。SPI直接连接Flash芯片，无需上拉。

表 2.4 SPI接口信号

信号名称

SPI_SCK

SPI_SDO

SPI_SDI

SPI_WPn

SPI_HOLDn

SPI_CSn*

输入/输出

I/O

SPI总线时钟

SPI总线数据输出

SPI总线数据输入

SPI总线写保护

SPI总线保持

SPI片选信号

描述电压域

VDDE_1V8

内部上下拉

无

*. 如需连接多个SPI设备，可复用GPIO0-1作为2个额外的CSn片选信号。

表 2.5 UART接口信号

管脚名称

信号名称

输入/输出

串口数据输入

串口数据输出

串口数据输入

串口数据输出

串口数据传输请求

设备接受数据就绪

串口初始化完成

设备初始化完成

外部MODEM探测到载波信号

外部MODEM探测到振铃信号

描述

电压域

VDDE_1V8

UART_RXD UART0_RXD

UART_TXD UART0_TXD

GPIO02*

GPIO03

GPIO04

GPIO05

GPIO06

GPIO07

GPIO08

GPIO09

UART1_RXD

UART1_TXD

UART1_RTS

UART1_CTS

UART1_DTR

UART1_DSR

UART1_DCD

UART1_RI

*. UART1复用GPIO2-9

表 2.6 I2C接口信号

信号名称

I2C0_SCL

I2C0_SDA

I2C1_SCL

I2C1_SDA

I2C2_SCL

I2C2_SDA

输入/输出

I/O

I2C总线0时钟

I2C总线0数据

I2C总线1时钟

I2C总线1数据

I2C总线2时钟

I2C总线2数据

描述

电压域

VDDE_1V8

内部上下拉

无

龙芯3C5000L处理器数据手册

2.6. 芯片引脚中断信号

龙芯3C5000L处理器的引脚中断包括1个不可屏蔽中断（NMIn），32个GPIO中断；此外，处理器还支持消息中断（MSI），通过HT总线从桥片传递到处理器。下表显示了引脚中断信号的名称、方向和描述。

GPIO中断可以选择路由到处理器核中断引脚的INT0-3四根中断中的任意一个。有关中断的详细说明请参考用户手册的中断部分。

下表中内部上下拉为50KOhm。

表 2.7引脚中断信号描述

信号名称

NMIn

输入/输出

描述

1个不可屏蔽外部中断信号，该信号会直接中断处理器，且不可屏蔽

电压域

VDDE_1V8

内部上下拉

上拉

2.7. JTAG信号

龙芯3C5000L提供了JTAG调试接口，用于系统调试。下表提供了JTAG信号的名称，方向和描述。其中内部上下拉为50KOhm。

表 2.8 JTAG接口信号

信号名称

TDI[3:0]

TDO[3:0]

TMS

TRSTn

TCK

TSEL[1:0]

输入/输出

描述

JTAG 串行扫描数据输入。

JTAG 串行扫描数据输出。

JTAG 重启信号。

JTAG 串行扫描时钟。

JTAG功能选择：

2’b00:LA464 JTAG

2’b01: JTAG

电压域

VDDE_1V8

内部上下拉

无

下拉

2’b00

JTAG 命令，指示输入的串行数据是一个命令。 VDDE_1V8

2.8. 测试控制信号

龙芯3C5000L芯片的测试控制信号用于区分芯片的实际工作状态。当芯片正常工作，测试功能被禁用。用于测试的控制信号为DOTEST信号，运行在功能模式时需要进行上拉处理。

表 2.9 JTAG接口信号

信号名称

DOTESTn

输入/输出

描述

DOTESTn=0，芯片处于测试模式；

DOTESTn=1，芯片处于正常功能模式。

电源域

VDDE_1V8

内部上下拉

上拉

龙芯3C5000L处理器数据手册

2.9. 时钟信号

龙芯3C5000L关于时钟的信号参见表 2.10。处理器输入时钟信号包括SYSCLK[3:0]，差分时钟HT0_CLKp/HT0_CLKn、差分时钟HT1_CLKp/HT1_CLKn、差分时钟HT2_CLKp/HT2_CLKn、差分时钟HT3_CLKp/HT3_CLKn，此外还包括时钟配置信号CLKSEL[9:0]。龙芯3C5000L的Core时钟和DDR时钟通过SYSCLK产生，所使用的晶振频率需要与CLKSEL[4]的设置一致。HT的时钟产生较为复杂。首先，四组差分时钟对HTx_CLKp/HTx_CLK可以分别给四组对应的HT使用。此外，也可以使用单端时钟SYSCLK同时替代差分时钟输入，采用CLKSEL[9:4]进行相关控制。CLKSEL控制分频的方法参见表 2.11、表 2.12、表 2.13。

表 2.10时钟信号

信号名称

SYSCLK[3:0]

HT0_CLKp/

HT0_CLKn

HT1_CLKp/

HT1_CLKn

HT2_CLKp/

HT2_CLKn

HT3_CLKp/

HT3_CLKn

CLKSEL[9:0]

SYSCLK_OUT

输入/输出

频率 (MHz)

25/100

200

25/100

描述电压域

系统输入时钟，驱动内置的PLL产生处理器的各VDDE_1V个时钟。同时作为系统复位电路的时钟。

四个输入时钟要求同源。

HT0总线备份用参考时钟。

HT1总线备份用参考时钟。

HT2总线备份用参考时钟。

HT3总线备份用参考时钟。

HT_VDDE

Core、DDR和HT的频率选择，参见表 2.11 - 表

VDDE_1V8

2.13

VDDE_1V参考时钟输出观测，仅测试用

表 2.11 CORE时钟控制

信号

CLKSEL[1:0]

作用

2’b00: 1GHz

2’b01: 2GHz

2’b10: 软件配置（PLL倍频频率范围要求4.8-6.4GHz）

2’b11: SYSCLK（100MHz/25MHz）

表 2.12 MEM时钟控制

内部上下拉

2’b10

信号

CLKSEL[3:2]

作用

2’b00: 466MHz

2’b01: 600MHz

2’b10: 软件配置（PLL 倍频频率范围要求4.8-6.4GHz）

2’b11: SYSCLK（100MHz/25MHz）

表 2.13 HT时钟控制

内部上下拉

2’b10

信号

CLKSEL[9]

作用

1’b1表示HT控制器频率采用硬件设置

1’b0表示HT控制器频率采用软件设置

内部上下拉

1’b0

龙芯3C5000L处理器数据手册

CLKSEL[8]

CLKSEL[7:6]

CLKSEL[5]

CLKSEL[4]

1’b1表示HT PLL采用SYSCLK时钟输入

1’b0表示HT PLL采用差分时钟输入

2’b00保留

2’b01表示PHY时钟为6.4GHZ

2’b10保留

2’b11表示PHY时钟为4.8GHz

保留

1-参考时钟采用 25MHz，0-参考时钟采用 100MHz

1’b1

2’b01

1’b0

CLKSEL[9:4]建议设置为6’b110100；也可设置为6’b010100，以获得更灵活的频率配置方式；CLKSEL[3:2]建议设置为5’b10，并在BIOS中对MEM的频率进行配置；CLKSEL[1:0]建议设置为5’b10，并在BIOS中对NODE的频率进行配置。具体配置方法请参考用户手册。CLKSEL[4]需要根据外部参考时钟晶振的频率设置相应的值。

2.10. 电源引脚

表 2.14电源引脚

电源域

VDDN

VDDP

描述

处理器核数字电源

处理器核外围数字电源

处理器IO电源

引脚名称

VDDN

VDDP

RNG_SE

VDDE_1V8

OSC_SE

*_VDDIO_DDR

MC*_VREF

VDDE_1V2T

VDDE_1V2R

PLL_SYS_AVDD

PLL_SYS_DVDD

PLL_DDR_AVDD

PLL_DDR_DVDD

PLL_DDRPHY_VDD

PLL_SE_VDD

PLL_HT0/1_AVDD

PLL_HT0/1_DVDD

VDDE_1V8

MEM_VDDE

MEM_VREF

HT_VDDE

PLL_SYS_AVDD

PLL_SYS_DVDD

PLL_DDR_AVDD

PLL_DDR_DVDD

PLL_DDRPHY_VDD

PLL_SE_VDD

PLL_HT0/1_AVDD

PLL_HT0/1_DVDD

SE模块IO电源

VTSENSOR、OTP电源

DDR通道IO电源

DDR通道参考电源（需要悬空，输出观测用）

HT IO 电源

SYS PLL 模拟电源

SYS PLL 数字电源

DDR PLL 模拟电源

DDR PLL 数字电源

DDRPHY PLL 电源

SE PLL 电源

HT0/1 PLL 模拟电源

HT0/1 PLL 数字电源

2.11. GPIO信号

龙芯 3C5000L中提供最多 32 个 GPIO 供系统使用，且绝大部分进行了复用。需要特别指出的是，GPIO00 – GPIO15 芯片复位时即为 GPIO 功能，默认为输入状态，不驱动

IO；而 GPIO16 – GPIO31 是复用 HT 的各个控制引脚，复位时为 HT 功能，为了防止内部逻辑驱动对应的 IO，可以将对应的

龙芯3C5000L处理器数据手册

HT0/1_Hi/Lo_Hostmode 引脚下拉。此时复位时虽然默认仍为 HT 功能，但却不会驱动

IO 引脚，不会对外部设备造成影响，只需要在软件在使用 GPIO 功能前将功能设置为

GPIO 模式即可。

此外，通过寄存器设置，可以将 GPIO 配置为中断输入功能，并可以设置其中断电平。

GPIO引脚的驱动能力从2mA至12mA软件可配置，默认为最低驱动。

表 2.15 GPIO信号

GPIO

引脚名称

GPIO00

GPIO01

GPIO02

GPIO03

GPIO04

GPIO05

GPIO06

GPIO07

GPIO08

GPIO09

GPIO10

GPIO11

GPIO12

GPIO13

GPIO14

GPIO15

HT0_LO_POWEROK

HT0_LO_RSTn

HT0_LO_LDT_REQn

HT0_LO_LDT_STOPn

HT0_HI_POWEROK

HT0_HI_RSTn

HT0_HI_LDT_REQn

HT0_HI_LDT_STOPn

HT1_LO_POWEROK

HT1_LO_RSTn

HT1_LO_LDT_REQn

复用功能

SPI_CSn1

SPI_CSn2

UART1_RXD

UART1_TXD

UART1_RTS

UART1_CTS

UART1_DTR

UART1_DSR

UART1_DCD

UART1_RI

SCNT_RSTn

PROCHOTn

THERMTRIPn

GPIO16

GPIO17

GPIO18

GPIO19

GPIO20

GPIO21

GPIO22

GPIO23

GPIO24

GPIO25

GPIO26

复位状态

输入高阻

对应Hostmode为0时为输入

默认功能

GPIO

HT0_LO_POWEROK

HT0_LO_RSTn

HT0_LO_LDT_REQn

HT0_LO_LDT_STOPn

HT0_HI_POWEROK

HT0_HI_RSTn

HT0_HI_LDT_REQn

HT0_HI_LDT_STOPn

HT1_LO_POWEROK

HT1_LO_RSTn

HT1_LO_LDT_REQn

电压域

VDDE_1V8

龙芯3C5000L处理器数据手册

HT1_LO_LDT_STOPn

HT1_HI_POWEROK

HT1_HI_RSTn

HT1_HI_LDT_REQn

HT1_HI_LDT_STOPn

GPIO27

GPIO28

GPIO29

GPIO30

GPIO31

对应Hostmode为0时为输入

HT1_LO_LDT_STOPn

HT1_HI_POWEROK

HT1_HI_RSTn

HT1_HI_LDT_REQn

HT1_HI_LDT_STOPn

VDDE_1V8

SCNT_RSTn功能说明：用于复位处理器核的稳定时钟计数。结点0使用GPIO12来输出复位信号，其它所有结点（包括结点0）使用GPIO13来输入复位信号（需要配置为Stable counter功能）。

PROCHOTn作为输入时，芯片受外部温度检测电路的控制，外部温度检测电路需要降低芯片温度时可以置PROCHOTn为0，芯片接收到该低电平后可以采取降频措施，降频时的分频值由通过寄存器prochotn_freq_scale设置。PROCHOTn作为输出时，芯片可输出高温中断，通过prochotn_o_sel寄存器从高温中断控制寄存器所设置的4个中断中选择一个作为对外发出的高温中断。

THERMTRIPn作为输出，由芯片通过thermtripn_o_sel寄存器从高温中断控制寄存器所设置的4个中断中选择一个作为对外发出的高温中断。

龙芯3C5000L处理器数据手册

3. HyperTransport总线接口描述

龙芯3C5000L处理器拥有四组HyperTransport总线接口。每个HyperTransport接口保留16位宽度，但只使用低8位。龙芯3C5000L中，HT0/1/2/3接口硬件可支持IO Cache一致性，作为片间互连使用。

3.1. HyperTransport接口特性

HyperTransport接口特性包括：

◼ 兼容HyperTransport 1.03/HyperTransport 3.0；

◼ 接口频率支持200 - 3200MHz；

◼ 支持IO Cache一致性；

◼ 可配置为一致性模式，支持多处理器核间Cache一致性互连。

3.2. 设备模式

HyperTransport接口包括以下几个配置引脚：

◼ HTx_8x2，用于配置每个HT总线的工作模式，为1表示对应的HT总线配置为两个8位总线分别使用；

◼ HTx_x_Hostmode，用于配置HT总线上单端控制信号的IO方向，具体请见表

2.1；

3.3. 系统HT接口连接

龙芯3C5000L中的HyperTransport接口可以用于系统中的IO连接或多处理器互联，通过硬件自动维护2个或4个芯片之间的缓存一致性请求。

针对不同的系统有规定的连接方式，以方便软件的兼容处理，具体的系统连接要求请参考对应桥片的相关设计规范，如《龙芯3C5000L_7A1000 通用类板卡硬件设计规范》。

不同系统中的连接方式如下所示：

◼ 龙芯3C5000L单处理器系统连接。用于IO设备连接时，HyperTransport接口硬件维护IO Cache一致性，减少了软件维护Cache一致性协议所产生的开销，一般使用HT0口连接桥片，以获得更好的软件兼容性。一种常见的连接方式如图3.1所示：

龙芯3C5000L处理器数据手册

DDR4-DIMMDDRSPIFlashPCIEPCIEPCIE3C5000LHyperTransportIO BridgePCIEVGAGMACUSBSATA

图3.1 龙芯3C5000L单处理器系统HT接口连接

◼ 龙芯3C5000L多处理器系统连接。用于多处理器间互联时，其中一个HT接口硬件用于IO连接，与桥片互连。剩余三个用于支持处理器核间Cache一致性协议，可以构成最多4片龙芯3C5000L处理器的互联系统。图3.2、图3.3中分别给出了2片和4片互连的方式。

桥片（可选）HT0 HT1 CPU0HT0 HT1 CPU1HT2 HT3HT2 HT3

图3.2 龙芯3C5000L多处理器系统HT接口连接

龙芯3C5000L处理器数据手册

桥片（可选）HT0 HT1HT0 HT1 CPU0 CPU1HT2 HT3HT2 HT3HT0 HT1HT0 HT1 CPU2 CPU3HT2 HT3HT2 HT3

图3.3 龙芯3C5000L多处理器系统HT接口连接（四片）

龙芯3C5000L处理器数据手册

4. 内存控制器接口描述

龙芯3C5000L处理器内部集成的内存控制器的设计遵守DDR4 SDRAM的行业标准（JESD79-4B）。所实现的所有内存读/写操作都遵守JESD79-4B的规定。

4.1. 内存控制器功能概述

龙芯3C5000L处理器中，每个内存控制器支持最大8个CS，其中每4个CS对应一个内存插槽，每个控制器最多支持两个内存插槽，每个处理器最多支持八个内存插槽。

龙芯3C5000L处理器在具体选择使用不同内存芯片类型时，可以调整控制器参数设置进行支持。其中，支持的最大片选（CS_n）数为8，行地址（RAS_n）数为16，列地址（CAS_n）数为15，DDR4的BA引脚数与BG引脚数分别为2。

CPU发送的内存请求物理地址可以根据控制器内部不同的配置进行多种不同的地址映射。

龙芯3C5000L处理器所集成的内存控制电路只接受来自处理器或者外部设备的内存读/写请求，在所有的内存读/写操作中，内存控制电路处于从设备状态。

龙芯3C5000L处理器中内存控制器具有如下特征：

◼ 接口上命令、读写数据全流水操作

◼ 内存命令合并、排序提高整体带宽

◼ 配置寄存器读写端口，可以修改内存设备的基本参数

◼ 内建动态延迟补偿电路（DCC），用于数据的可靠发送和接收

◼ ECC功能可以对数据通路上的1位和2 位错误进行检测，并能对1位错进行自动纠错

◼ 支持内存地址镜像功能

◼ 支持RDIMM、UDIMM、So-DIMM以及贴片等不同内存形态

◼ 支持x4、x8、x16颗粒

◼ 支持133-800MHz内部工作频率

◼ 最高支持DDR4-3200

4.2. 初始化操作

内存控制器必须经过软件初始化之后，才可以正常使用，以下为对控制器进行初始化的具体方法。

初始化操作由软件向寄存器Init_start（0x010）写入1时开始，在设置Init_start信号之前，必须将其它所有寄存器设置为正确的值。

龙芯3C5000L处理器数据手册

软硬件协同的DRAM初始化过程如下：

(1) 软件向所有的寄存器写入正确的配置值，但是Init_start（0x010）在这一过程中必须保持为0；

(2) 软件将Init_start（0x010）设置为1，这将导致硬件初始化的开始；

(3) PHY内部开始初始化操作，DLL将尝试进行锁定操作。如果锁定成功，则可以从Dll_init_done（0x030）读出对应状态，并可以从Dll_value_ck（0x030）读写当前锁定延迟线个数；如果锁定不成功，则初始化不会继续进行（此时可以通过设置Dll_bypass（0x030）使得初始化继续执行）；

(4) DLL锁定（或者bypass设置）之后，控制器将根据对应DRAM的初始化要求向DRAM发出相应的初始化序列，例如对应的MRS命令，ZQCL命令等等；

(5) 软件可以通过采样Dram_init（0x010）寄存器来判断内存初始化操作是否完成。

4.3. 复位引脚的控制

为了在STR等状态下更加简单地控制复位引脚，可以通过pad_reset_po（0x808）寄存器进行特别的复位引脚（DDR_RESETn）控制，复位时机由软件控制，需要满足内存颗粒要求。主要的控制模式有两种：

(1) 一般模式，pad_reset_po[1:0] = 2’b00。这种模式下，复位信号引脚的行为与一般的控制模式相兼容。主板上直接将DDR_RESETn与内存槽上的对应引脚相连。引脚的行为是：

⚫ 未上电时：引脚状态为低；

⚫ 上电时：引脚状态为低；

⚫ 控制器开始初始化时，引脚状态为高；

⚫ 正常工作时，引脚状态为高。

时序如下图所示：

内部复位软件使能DLL锁定POWERSys_resetDDR_RESETn颗粒RESETn

(2) 反向模式，pad_reset_po[1:0] = 2’b10。这种模式下，复位信号引脚在进行内19

龙芯3C5000L处理器数据手册

存实际控制的时候，有效电平与一般的控制模式相反。所以主板上需要将DDR_RESETn通过反向器与内存槽上的对应引脚相连。引脚的行为是：

⚫ 未上电时：引脚状态为低；

⚫ 上电时：引脚状态为低；

⚫ 控制器开始配置时：引脚状态为高；

⚫ 控制器开始初始化时：引脚状态为低；

⚫ 正常工作时：引脚状态为低。

时序如下图所示：

内部复位软件使能DLL锁定POWERSys_resetDDR_RESETn颗粒RESETn

(3) 复位禁止模式，pad_reset_po[1:0] = 2’b01。这种模式下，复位信号引脚在整个内存工作期间，保持低电平。所以主板上需要将DDR_RESETn通过反向器与内存槽上的对应引脚相连。引脚的行为是：

⚫ 始终为低；

时序如下图所示：

内部复位软件使能DLL锁定POWERSys_resetDDR_RESETn颗粒RESETn

由后两种复位模式相配合，就可以直接在使用内存控制器的复位信号的情况下实现STR控制。当整个系统从关闭状态下启动时，使用（2）中的方法来使用内存条正常复位并开始工作。当系统从STR中恢复的时候，使用（3）中的方法来重新配置内存条，使得在不破坏内存条原有状态的条件上使其重新开始正常工作。

龙芯3C5000L处理器数据手册

5. 复位时序要求

龙芯3C5000L的上电时序并没有特殊要求，推荐先上Core电，再上IO电。

龙芯3C5000L的初始化分为Core时钟域、DDR时钟域、HT相关时钟域。

当处理器复位信号SYSRESETn为低时，相关的时钟，测试信号和初始化信号都必须有效。这些信号包括：

◼ SYSCLK，CLKSEL，差分时钟ht0_clkp/ht0_clkn和差分时钟ht1_clkp/ht1_clkn，这些信号必须稳定。

◼ 初始化信号CHIP_CONFIG应该被设置为合适的值。

◼ ICCC_EN和NODE_ID必须稳定（在复位结束前设置完毕并保持不变）。

当SYSRESETn变高后，处理器内部的复位逻辑开始初始化芯片。SYSRESETn应在电源稳定后保持至少100ms有效，以保证复位逻辑能可靠采样。此后Core、DDR和HT时钟域相继初始化完成并根据配置引脚的输入去复位外部设备。

ICCC_EN信号为Inter Connection Cache Coherence Enable的缩写，此信号用于多片互联时维护cache一致性。NODE_ID信号用于在多片互联时用来设置处理器号。

龙芯3A5000/3B5000的复位时序要求HTx_POWEROK的释放必须在SYSRESETn释放至少2ms之后。

龙芯3C5000L处理器数据手册

6. 电气特性

6.1. 绝对最大额定值

表 6.1绝对最大额定值

电源域

VDDN

VDDP

VDDE_1V8

MEM_VDDE

MEM_VREF

HT_VDDE

PLL_SYS_AVDD

PLL_SYS_DVDD

PLL_DDR_AVDD

PLL_DDR_DVDD

PLL_DDRPHY_VDD

PLL_SE_VDD

PLL_HT_AVDD

PLL_HT_DVDD

Tstg

描述

处理器核心数字电源

处理器外围数字电源

1.8VIO电源

DDR通道IO电源

DDR通道参考电源

HT IO 电源

SYS PLL 模拟电源

SYS PLL 数字电源

DDR PLL 模拟电源

DDR PLL 数字电源

DDRPHY PLL 电源

SE PLL 电源

HT PLL 模拟电源

HT PLL 数字电源

Storage Temperature

Min.

-0.3

-55

Max.

1.35

1.9

1.6

0.8

1.3

1.4

100

Unit

℃

静电放电敏感度（ESD）：HBM-1000V

6.2. HyperTransport总线接口特性

HT接口兼容HT1.0与HT3.0。频率范围为200MHz – 3200MHz。支持DC、AC两种工作模式。

HT1.0的工作频率为200 - 800MHz，符合HT1.03a协议规范。

HT3.0的工作频率为1000 – 3200MHz，符合HT3.0协议规范。

6.3. DDR4内存接口特性

DDR4符合JESD79-4B标准。

6.4. 参考时钟

龙芯3C5000L处理器包括以下参考时钟，其中SYSCLK为全芯片的主参考时钟，一般情22

龙芯3C5000L处理器数据手册

况下只需要使用这一时钟即可，HTx_CLKp/HTx_CLKn为备份时钟，可以不接。

SYSCLK可以使用两种频率的晶振输入，分别为100MHz与25MHz。连接不同的时钟频率时需要通过CLKSEL[4]进行配置以保证芯片内部的时钟能够正常工作。

表 6.2 参考时钟输入

信号名称

SYSCLK[3:0]

HT0_CLKp/

HT0_CLKn

HT1_CLKp/

HT1_CLKn

HT2_CLKp/

HT2_CLKn

HT3_CLKp/

HT3_CLKn

输入/输出频率范围(MHz)

25/100

200

描述

系统输入时钟，驱动内置的PLL产生处理器的Core时钟。它同时作为系统复位电路的时钟。

HT0总线备份用参考时钟。

HT1总线备份用参考时钟。

HT2总线备份用参考时钟。

HT3总线备份用参考时钟。

电压域

VDDE_1V8

HT_VDDE

6.4.1. 单端时钟输入要求

SYSCLK输入为LVCOMS类型，电平1.8v。要求如下表：

条件

Vih

Vil

Cin

Duty Cycle

Clock

jitter

VDDE_1V8：1.8V

说明最小典型最大

供电电压

输入高电压 1.25

输入低电压 0.4

输入电容 2

上升沿时间 1 2.2 3.6

下降沿时间

占空比 45%～55%

时钟抖动（multiple output

frequencies switching）

单位

V/ns

6.4.2. 差分时钟输入要求

HTx_CLKp/HTx_CLKn为备份时钟，可以通过CLKSEL配置为HT PHY的参考时钟，输入为LVDS类型。在3C5000L上，可以使用SYSCLK作为HT PHY的参考时钟输入，这种情况下，这两组差分时钟可以悬空。

条件

Vih

Vil

Cin

说明

供电电压

输入高点压

输入低电压

输入电容

上升沿时间

下降沿时间

最大典型

454

-247

300

最小单位

247 mV

-454 mV

龙芯3C5000L处理器数据手册

Duty

Cycle

Clock

jitter

占空比

时钟抖动（multiple output

frequencies switching）

45%～55%

6.5. 电源

6.5.1. 电源工作条件

表 6.3 推荐的工作电源电压

电源域

VDDN

VDDP

VDDE_1V8

DIE02/13_VDD_PHY_DDR

MEM_VDD

MC_VREF

HT_VDD

VDD_1V8PLL_BU

VDDE_1V8

VDD_PLL_SYS

VDD_PLL_DDR

VDD_DDR_PLL

VDD_PLL_SE

VDD_HT_PLL

VDD_RNG_SE

VDD_1V0PLL_BU

描述

Chip core voltage

Chip SOC voltage

IO voltage

DDR PHY voltage

DDR4 IO voltage

DDR4 reference voltage

HT IO voltage

BackUp PLL voltage

Left VT Sensor voltage

Rigth VT Sensor voltage

SE OSC voltage

System PLL voltage

DDR PLL digital voltage

DDRPHY PLL voltage

SE PLL voltage

HT PLL digital voltage

SE RNG voltage

BackUp PLL voltage

电压值

最小

1.0V

0.8V

1.7V

1.1V

1.14V

1.1V

1.8V

1.1V

1.0V

典型

1.15V

1.05V

0.95

1.8V

1.3V

1.2V

1.8V

1.3V

1.0V

最大

1.20V

1.05V

1.9V

1.4V

1.26V

1.3V

1.8V

1.4V

1.0V

最大电流

160A

0.5 A

各个电源域包括的电源引脚如下：

电源域

VDDN

VDDP

VDDE_1V8

MEM_VDD

MC_VREF

描述

处理器核电源

处理器核外围电源

普通IO电源

DDR通道IO电源

DDR通道参考电源

引脚名称

VDDN

VDDP

RNG_SE

VDDE_1V8

OSC_SE

VDD_VTS_S*

*_VDDIO_DDR

MC*_VREF

龙芯3C5000L处理器数据手册

VDD_HT_TX_1V2

VDD_HT_RX_1V2

*_VDD_PHY_DDR

VDD_1V8PLL_BU

VDD_PLL_SYS

VDD_PLL_DDR

VDD_DDR_PLL

VDD_PLL_SE

VDD_HT_PLL

VDD_1V0PLL_BU

HT_VDD

VDD_PHY_DDR

VDD_1V8PLL_BU

VDD_PLL_SYS

VDD_PLL_DDR

VDD_DDR_PLL

VDD_PLL_SE

VDD_HT_PLL

VDD_1V0PLL_BU

HT IO 电源

DDR PHY电源

1.8V BackUp PLL电源

System PLL 电源

DDR PLL 数字电源

DDRPHY PLL电源

SE PLL电源

HT PLL digital电源

1.0V BackUp PLL电源

龙芯3C5000L处理器对于上电顺序没有强制要求，推荐先上核心电压（VDDN、VDDP），再自低向高上其它电。

龙芯3C5000L的电压工作范围差别较大，针对不同的质量等级，其工作电压各有不同。无论何种工作电压，都需要将不同工作负载时的电源波动抑制在±25mV之内。针对不同的芯片分级及其工作电压的具体规定请参考表 1.1。

龙芯3C5000L处理器数据手册

7. 频率和功耗特性

在不同的环境条件（包括电压和温度等）和不同的工作负载下，芯片的工作频率上限和功耗有较大变化。同时，不同级别芯片的变化趋势也有一些差异。下面分别给出不同级别芯片的基准频率和TDP功耗曲线参考图，用户可以根据具体工作情况进行合理选择。需要注意的是，由于芯片个体差异，实际结果可能略有不同。

（TBD）

龙芯3C5000L处理器数据手册

8. 热特性

8.1. 热参数

表 8.1 龙芯3C5000L的热特性参数和推荐的最大值

Parameter

TDP Max Power（LS3C5000L）

TDP Max Power（LS3C5000L-LL）

Value

200W

160W

70 °C / 85 °C

Tc / Tj

芯片结壳热阻<0.3K/W（典型测量值为 0.227K/W），芯片基底热阻<0.6K/W（典型测量值为0.554K/W）。

8.2. 焊接温度

表 8.2 无铅工艺的封装回流最大温度表

Package Thickness

< 1.6 mm

1.6 mm - 2.5 mm

> 2.5 mm

Volume mm3 < 350

260 °C *

250 °C *

Volume mm3 350 - 2000

260 °C *

250 °C *

245 °C *

Volume mm3 > 2000

260 °C *

245 °C *

* Tolerance: The device manufacturer/supplier shall assure process compatibility up to and including the stated

classification temperature at the rated MSL level

表 8.3 回流焊接温度分类表

Profile Feature

Average ramp-up rate (Tsmax to Tp)

Preheat

Temperature Min (Tsmin)

Temperature Max (Tsmax)

Time (Tsmin to Tsmax) (ts)

Temperature (TL)

Time (tL)

Pb-Free Assembly

3°C/second max.

150 °C

200 °C

60-180 seconds

217 °C

60-150 seconds

245°C

20-40 seconds

6 °C/second max.

8 minutes max.

Time maintained above

Peak Temperature (Tp)

Time within 5°C of actual Peak Temperature (tp)2

Ramp-down Rate

Time 25°C to Peak Temperature

龙芯3C5000L处理器数据手册

图8.1 焊接回流曲线

龙芯3C5000L处理器数据手册

9. 引脚排列和封装

9.1. 按引脚排列的封装引脚

表 9.1 按引脚排列的封装引脚表

Net/Pwr

Pin Number

T42

W43

AA43

AK32

AL37

AM36

AL35

AK34

AL33

AJ33

AD42

AF42

AE41

AH42

AB42

AH40

AG41

AD40

AC41

AF40

AL27

AJ27

AK26

AK14

AL13

AM14

AL11

AJ9

CP42

Net Name

CHIP_CONFIG

CHIP_CONFIG0

CHIP_CONFIG1

CHIP_CONFIG2

CHIP_CONFIG3

CHIP_CONFIG4

CHIP_CONFIG5

CLKSEL00

CLKSEL01

CLKSEL02

CLKSEL03

CLKSEL04

CLKSEL05

CLKSEL06

CLKSEL07

CLKSEL08

CLKSEL09

DIE1_CHIP_CONFIG0

DIE1_CHIP_CONFIG3

DIE1_CHIP_CONFIG4

DIE1_GPIO00

DIE1_GPIO01

DIE1_GPIO02

DIE1_GPIO03

DIE1_GPIO14

DIE1_SYSCLK

X Coord

12250

13125

3500

7875

7000

6125

5250

4375

12250

11375

12250

10500

11375

10500

11375

10500

-875

-1750

-12250

-13125

-12250

-14875

-16625

12250

Y Coord

16000

14500

13500

9000

8500

8000

8500

9000

8500

9500

12000

11000

11500

10000

13000

10000

10500

12000

12500

11000

8500

9500

9000

8500

8000

8500

9500

-13000

龙芯3C5000L处理器数据手册

DG43

DE43

AM32

AL31

AM30

CC39

CD38

CB38

CA39

CT42

DC43

DD42

AL29

AM28

AK28

AK10

AL9

AM12

AL7

AK8

CV42

DH42

DF42

F42

CF40

CE41

CG27

CK40

CF26

CG41

CE27

CF28

CE31

CJ41

CD40

CG33

DIE1_TDI

DIE1_TDO

DIE2_CHIP_CONFIG0

DIE2_CHIP_CONFIG3

DIE2_CHIP_CONFIG4

DIE2_GPIO01

DIE2_GPIO02

DIE2_GPIO03

DIE2_GPIO14

DIE2_SYSCLK

DIE2_TDI

DIE2_TDO

DIE3_CHIP_CONFIG0

DIE3_CHIP_CONFIG3

DIE3_CHIP_CONFIG4

DIE3_GPIO00

DIE3_GPIO01

DIE3_GPIO02

DIE3_GPIO03

DIE3_GPIO14

DIE3_SYSCLK

DIE3_TDI

DIE3_TDO

DOTESTN

GPIO00

GPIO01

GPIO02

GPIO03

GPIO04

GPIO05

GPIO06

GPIO07

GPIO08

GPIO09

GPIO10

GPIO11

13125

3500

2625

1750

9625

8750

9625

12250

13125

12250

875

-15750

-16625

-14000

-18375

-17500

12250

10500

11375

-875

10500

-1750

11375

-875

2625

11375

10500

4375

-19500

-18500

8000

8500

8000

-7500

-8000

-7000

-6500

-14000

-17500

-18000

8500

8000

9000

8500

8000

8500

9000

-15000

-20000

-19000

21000

-9000

-8500

-9500

-11000

-9000

-9500

-8500

-9000

-8500

-10500

-8000

-9500

龙芯3C5000L处理器数据手册

CE33

CB40

CE29

CF32

DR47

DN51

DN53

DP50

DR51

DP52

DP46

DP48

DM46

DN49

DN47

DR53

BN45

BP46

BR45

BT46

BU45

BV46

BW45

BY46

CA45

CB46

CC45

CD46

CE45

CF46

CG45

CH46

CN45

CP46

CR45

CT46

GPIO12

GPIO13

GPIO14

GPIO15

HT0_8X2

HT0_HI_HOSTMODE

HT0_HI_LDT_REQN

HT0_HI_LDT_STOPN

HT0_HI_POWEROK

HT0_HI_RSTN

HT0_LO_HOSTMODE

HT0_LO_LDT_REQN

HT0_LO_LDT_STOPN

HT0_LO_POWEROK

HT0_LO_RSTN

HT0_REXT

HT0_RX_CAD00N

HT0_RX_CAD00P

HT0_RX_CAD01N

HT0_RX_CAD01P

HT0_RX_CAD02N

HT0_RX_CAD02P

HT0_RX_CAD03N

HT0_RX_CAD03P

HT0_RX_CAD04N

HT0_RX_CAD04P

HT0_RX_CAD05N

HT0_RX_CAD05P

HT0_RX_CAD06N

HT0_RX_CAD06P

HT0_RX_CAD07N

HT0_RX_CAD07P

HT0_RX_CAD08N

HT0_RX_CAD08P

HT0_RX_CAD09N

HT0_RX_CAD09P

4375

10500

875

3500

16625

20125

21875

19250

20125

21000

15750

17500

15750

18375

16625

21875

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

-8500

-7000

-8500

-9000

-23500

-22500

-23000

-23500

-23000

-22000

-22500

-23500

-2500

-3000

-3500

-4000

-4500

-5000

-5500

-6000

-6500

-7000

-7500

-8000

-8500

-9000

-9500

-10000

-12500

-13000

-13500

-14000

龙芯3C5000L处理器数据手册

CU45

CV46

CW45

CY46

DA45

DB46

DC45

DD46

DE45

DF46

DG45

DH46

BL45

BM46

CL45

CM46

BJ45

BK46

CJ45

CK46

BN51

BP52

BR51

BT52

BU51

BV52

BW51

BY52

CA51

CB52

CC51

CD52

CE51

CF52

CG51

CH52

HT0_RX_CAD10N

HT0_RX_CAD10P

HT0_RX_CAD11N

HT0_RX_CAD11P

HT0_RX_CAD12N

HT0_RX_CAD12P

HT0_RX_CAD13N

HT0_RX_CAD13P

HT0_RX_CAD14N

HT0_RX_CAD14P

HT0_RX_CAD15N

HT0_RX_CAD15P

HT0_RX_CLK0N

HT0_RX_CLK0P

HT0_RX_CLK1N

HT0_RX_CLK1P

HT0_RX_CTL0N

HT0_RX_CTL0P

HT0_RX_CTL1N

HT0_RX_CTL1P

HT0_TX_CAD00N

HT0_TX_CAD00P

HT0_TX_CAD01N

HT0_TX_CAD01P

HT0_TX_CAD02N

HT0_TX_CAD02P

HT0_TX_CAD03N

HT0_TX_CAD03P

HT0_TX_CAD04N

HT0_TX_CAD04P

HT0_TX_CAD05N

HT0_TX_CAD05P

HT0_TX_CAD06N

HT0_TX_CAD06P

HT0_TX_CAD07N

HT0_TX_CAD07P

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

-14500

-15000

-15500

-16000

-16500

-17000

-17500

-18000

-18500

-19000

-19500

-20000

-1500

-2000

-11500

-12000

-500

-1000

-10500

-11000

-2500

-3000

-3500

-4000

-4500

-5000

-5500

-6000

-6500

-7000

-7500

-8000

-8500

-9000

-9500

-10000

龙芯3C5000L处理器数据手册

CN51

CP52

CR51

CT52

CU51

CV52

CW51

CY52

DA51

DB52

DC51

DD52

DE51

DF52

DG51

DH52

BL51

BM52

CL51

CM52

BJ51

BK52

CJ51

CK52

DN55

DM54

B52

B50

C51

C53

D52

C49

C47

B48

A49

B46

HT0_TX_CAD08N

HT0_TX_CAD08P

HT0_TX_CAD09N

HT0_TX_CAD09P

HT0_TX_CAD10N

HT0_TX_CAD10P

HT0_TX_CAD11N

HT0_TX_CAD11P

HT0_TX_CAD12N

HT0_TX_CAD12P

HT0_TX_CAD13N

HT0_TX_CAD13P

HT0_TX_CAD14N

HT0_TX_CAD14P

HT0_TX_CAD15N

HT0_TX_CAD15P

HT0_TX_CLK0N

HT0_TX_CLK0P

HT0_TX_CLK1N

HT0_TX_CLK1P

HT0_TX_CTL0N

HT0_TX_CTL0P

HT0_TX_CTL1N

HT0_TX_CTL1P

HT0CLKN

HT0CLKP

HT1_8X2

HT1_HI_HOSTMODE

HT1_HI_LDT_REQN

HT1_HI_LDT_STOPN

HT1_HI_POWEROK

HT1_HI_RSTN

HT1_LO_HOSTMODE

HT1_LO_LDT_REQN

HT1_LO_LDT_STOPN

HT1_LO_POWEROK

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

20125

21000

23625

22750

21000

19250

20125

21875

21000

18375

16625

17500

18375

15750

-12500

-13000

-13500

-14000

-14500

-15000

-15500

-16000

-16500

-17000

-17500

-18000

-18500

-19000

-19500

-20000

-1500

-2000

-11500

-12000

-500

-1000

-10500

-11000

-22500

-22000

23000

22500

22000

22500

23000

23500

23000

龙芯3C5000L处理器数据手册

D46

B54

BC45

BB46

BA45

AY46

AW45

AV46

AU45

AT46

AR45

AP46

AN45

AM46

AL45

AK46

AJ45

AH46

AC45

AB46

AA45

Y46

W45

V46

U45

T46

R45

P46

N45

M46

L45

K46

J45

H46

BE45

BD46

HT1_LO_RSTN

HT1_REXT

HT1_RX_CAD00N

HT1_RX_CAD00P

HT1_RX_CAD01N

HT1_RX_CAD01P

HT1_RX_CAD02N

HT1_RX_CAD02P

HT1_RX_CAD03N

HT1_RX_CAD03P

HT1_RX_CAD04N

HT1_RX_CAD04P

HT1_RX_CAD05N

HT1_RX_CAD05P

HT1_RX_CAD06N

HT1_RX_CAD06P

HT1_RX_CAD07N

HT1_RX_CAD07P

HT1_RX_CAD08N

HT1_RX_CAD08P

HT1_RX_CAD09N

HT1_RX_CAD09P

HT1_RX_CAD10N

HT1_RX_CAD10P

HT1_RX_CAD11N

HT1_RX_CAD11P

HT1_RX_CAD12N

HT1_RX_CAD12P

HT1_RX_CAD13N

HT1_RX_CAD13P

HT1_RX_CAD14N

HT1_RX_CAD14P

HT1_RX_CAD15N

HT1_RX_CAD15P

HT1_RX_CLK0N

HT1_RX_CLK0P

15750

22750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

14875

15750

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