2024年3月22日发(作者：磨雪艳)
Virtex-5
系列概述
表
1
:
Virtex-5 FPGA
系列成员
可配置逻辑模块
(CLB)
器件
最大
分布式
RAM(Kb)
320
480
840
1,120
1,640
2,280
3,420
210
320
480
840
1,120
1,640
2,280
3,420
520
780
1,520
4,200
1,500
2,400
380
820
1,240
1,580
2,280
32
48
48
64
128
128
192
24
32
48
48
64
128
128
192
192
288
640
1,056
80
96
64
128
256
320
384
64
96
192
256
384
384
576
52
72
120
216
296
424
424
648
168
264
488
1,032
456
648
136
296
456
596
912
32
48
96
128
192
192
288
26
36
60
108
148
212
212
324
84
132
244
516
228
324
68
148
228
298
456
DSP48E
Slice
(2)
Block RAM
最大
(Kb)
1,522
1,728
3,456
4,608
6,912
6,912
10,368
936
1,296
2,160
3,888
5,328
7,632
7,632
11,664
3,024
4,752
8,784
18,576
8,208
11,664
2,448
5,328
8,208
10,728
16,416
2
6
6
6
6
6
6
1
2
6
6
6
6
6
6
2
6
6
6
6
6
2
6
6
6
6
CMT
(4)
最大
RocketIO
PowerPC
处理器
模块
PCI
Express
以太网
端点
模块
不适用
不适用
不适用
不适用
不适用
不适用
不适用
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
3
3
3
4
MAC
GTPGTX
收发器
(6)
总
I/O
bank
(8)
最大
用户
I/O
(7)
400
560
560
800
800
800
1,200
172
360
480
480
680
680
680
960
360
480
640
960
680
680
360
640
680
840
960
阵列
(
行x列
)
Virtex-5
Slice
(
1
)
18Kb
(3)
36Kb
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX155
XC5VLX220
XC5VLX330
XC5VLX20T
XC5VLX30T
XC5VLX50T
XC5VLX85T
80 x 30
120 x 30
120 x 54
160 x 54
160 x 76
160 x 108
240 x 108
60 x 26
80 x 30
120 x 30
120 x 54
4,800
7,200
12,960
17,280
24,320
34,560
51,840
3,120
4,800
7,200
12,960
17,280
24,320
34,560
51,840
5,440
8,160
14,720
37,440
23,200
37,440
5,120
11,200
16,000
20,480
30,720
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
1
1
2
2
2
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
2
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
6
8
4
8
12
12
16
16
16
24
8
12
16
24
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
40
48
8
16
16
20
24
13
17
17
23
23
23
33
7
12
15
15
20
20
20
27
12
15
19
27
20
20
12
19
20
24
27
XC5VLX110T160 x 54
XC5VLX 155T160 x 76
XC5VLX 220T
160 x 108
XC5VLX 330T240 x 108
XC5VSX 35T
XC5VSX 50T
XC5VSX 95T
XC5VTX150T
XC5VTX240T
XC5VFX30T
XC5VFX100T
XC5VFX130T
XC5VFX200T
80 x 34
120 x 34
160 x 46
200 x 58
240 x 78
80 x 38
160 x 56
200 x 56
240 x 68
XC5VSX 240T240 x 78
XC5VFX70T T160 x 38
注：
-5 FPGA Slice
的结构与前几代不同。每个
Virtex-5 FPGA Slice
均包含
4
个
LUT
和
4
个触发器（之前为
2
个
LUT
和
2
个触发器。）
2.
每个
DSP48E Slice
内含一个
25x18
乘法器、一个加法器及一个累加器。
RAM
大小基本为
36 Kb
。每个模块还可以作为两个独立的
18 Kb
模块使用。
4.
每个时钟管理模块
(CMT)
内含
2
个
DCM
和一个
PLL
。
5.
本表列出了各个器件的以太网
MAC
个数。
IO GTP
收发器的运行速率为：
100Mb/s
到
3.75Gb/s
。
RocketIO GTX
收发器的运行速率为：
150Mb/s
到
6.5Gb/s
。
7.
该数字不包括
RocketIO
收发器。
8.
包含配置
Bank 0
。
DS100 (v5.0) 2009
年
2
月
6
日
2024年3月22日发(作者：磨雪艳)
Virtex-5
系列概述
表
1
:
Virtex-5 FPGA
系列成员
可配置逻辑模块
(CLB)
器件
最大
分布式
RAM(Kb)
320
480
840
1,120
1,640
2,280
3,420
210
320
480
840
1,120
1,640
2,280
3,420
520
780
1,520
4,200
1,500
2,400
380
820
1,240
1,580
2,280
32
48
48
64
128
128
192
24
32
48
48
64
128
128
192
192
288
640
1,056
80
96
64
128
256
320
384
64
96
192
256
384
384
576
52
72
120
216
296
424
424
648
168
264
488
1,032
456
648
136
296
456
596
912
32
48
96
128
192
192
288
26
36
60
108
148
212
212
324
84
132
244
516
228
324
68
148
228
298
456
DSP48E
Slice
(2)
Block RAM
最大
(Kb)
1,522
1,728
3,456
4,608
6,912
6,912
10,368
936
1,296
2,160
3,888
5,328
7,632
7,632
11,664
3,024
4,752
8,784
18,576
8,208
11,664
2,448
5,328
8,208
10,728
16,416
2
6
6
6
6
6
6
1
2
6
6
6
6
6
6
2
6
6
6
6
6
2
6
6
6
6
CMT
(4)
最大
RocketIO
PowerPC
处理器
模块
PCI
Express
以太网
端点
模块
不适用
不适用
不适用
不适用
不适用
不适用
不适用
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
3
3
3
4
MAC
GTPGTX
收发器
(6)
总
I/O
bank
(8)
最大
用户
I/O
(7)
400
560
560
800
800
800
1,200
172
360
480
480
680
680
680
960
360
480
640
960
680
680
360
640
680
840
960
阵列
(
行x列
)
Virtex-5
Slice
(
1
)
18Kb
(3)
36Kb
XC5VLX30
XC5VLX50
XC5VLX85
XC5VLX110
XC5VLX155
XC5VLX220
XC5VLX330
XC5VLX20T
XC5VLX30T
XC5VLX50T
XC5VLX85T
80 x 30
120 x 30
120 x 54
160 x 54
160 x 76
160 x 108
240 x 108
60 x 26
80 x 30
120 x 30
120 x 54
4,800
7,200
12,960
17,280
24,320
34,560
51,840
3,120
4,800
7,200
12,960
17,280
24,320
34,560
51,840
5,440
8,160
14,720
37,440
23,200
37,440
5,120
11,200
16,000
20,480
30,720
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
1
1
2
2
2
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
不适用不适用不适用
2
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
6
8
4
8
12
12
16
16
16
24
8
12
16
24
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
40
48
8
16
16
20
24
13
17
17
23
23
23
33
7
12
15
15
20
20
20
27
12
15
19
27
20
20
12
19
20
24
27
XC5VLX110T160 x 54
XC5VLX 155T160 x 76
XC5VLX 220T
160 x 108
XC5VLX 330T240 x 108
XC5VSX 35T
XC5VSX 50T
XC5VSX 95T
XC5VTX150T
XC5VTX240T
XC5VFX30T
XC5VFX100T
XC5VFX130T
XC5VFX200T
80 x 34
120 x 34
160 x 46
200 x 58
240 x 78
80 x 38
160 x 56
200 x 56
240 x 68
XC5VSX 240T240 x 78
XC5VFX70T T160 x 38
注：
-5 FPGA Slice
的结构与前几代不同。每个
Virtex-5 FPGA Slice
均包含
4
个
LUT
和
4
个触发器（之前为
2
个
LUT
和
2
个触发器。）
2.
每个
DSP48E Slice
内含一个
25x18
乘法器、一个加法器及一个累加器。
RAM
大小基本为
36 Kb
。每个模块还可以作为两个独立的
18 Kb
模块使用。
4.
每个时钟管理模块
(CMT)
内含
2
个
DCM
和一个
PLL
。
5.
本表列出了各个器件的以太网
MAC
个数。
IO GTP
收发器的运行速率为：
100Mb/s
到
3.75Gb/s
。
RocketIO GTX
收发器的运行速率为：
150Mb/s
到
6.5Gb/s
。
7.
该数字不包括
RocketIO
收发器。
8.
包含配置
Bank 0
。
DS100 (v5.0) 2009
年
2
月
6
日