2024年3月24日发(作者：璩乐心)
2015年7月15日
总第307期
Application
Exchange
SerDes芯片组MAX9259-MAX9260在
扫描仪LCD显示中的应用
冯小波
（柯达乐芮影像设备（上海）有限公司
摘要
上海201206）
SerDes芯片组MAX9259-MAX9260采用Maxim吉比特多媒体串行链路（GMSL）技术，串行器MAX9259与解串器
MAX9260配合使用，构成完整的数字串行链路，实现高速视频、音频和控制数据的传输。本文介绍了该芯片组在Kodak高速扫描
仪上LCD图像信号传输中的应用。
关键词串行器解串器LCD显示LVDS
文章编号
150611-7024
中图分类号
TP334.4
文献标识码
B
SerDesChipsetMAX9259-MAX9260ontheApplicationofScannerLCDDisplay
FengXiaobo
（KodakAlarisImagingEquipments（Shanghai）Co.，ai201206）
AbstractTheMAX9259-MAX9260chipsetpresentsMaxim’sgigabitmultimediaseriallink（GMSL）
MAX9259serializerpairswiththeMAX9260deserializertoformacompletedigitalseriallinkforjointtransmissionof
high-speedvideo，audio，erintroducesthechipset’sapplicationsofLCDdisplayontheKodak
highspeedscanner.
KeywordsSerializerDeserializerLCDdisplayLVDS
的显示面板，其中32位模式下的最大总线时钟达
78MHz，24位模式下的总线时钟则可高达104MHz，；除支持
单屏显示外，该链路在18位或24位模式下还支持双屏
WVGA（2x854x480）显示面板
[2]
。此外，该链路也支持音
频数据的传输，在24位或32位模式下，该链路通过支持4
至32位音频字宽和8KHz至192KHz采样速率的I
2
S输入
处理21位或29位音频数据。
通过对芯片组MAX9259-MAX9260不同的设置，主机电
子控制单元（ECU）或微控制器（μC）既可以置于串行器
MAX9259端，用于视频显示方案；也可以置于解串器
MAX9260端，用于图像侦测方案；根据需要，还可以在链路
两端同时驻留μC，譬如在某个图像侦测方案应用中，
MAX9259处于睡眠模式，需要MAX9260将其唤醒才能工
作，唤醒后，还需要置于MAX9259端的μC对其功能引脚
CDS置0。
一、前言
SerDes芯片组可以对数字视频数据进行串行转换，形
成LVDS信号，并通过一对双绞线串行传输，因此广泛应用
于视频显示和图像侦测的高速串行数据传输
[1]
。业界包括
Maxim在内，Fairchild、TI等IC大厂都有推出类似的SerDes
芯片组，其中Maxim的MAX9259-MAX9260是同类型芯片组
中的佼佼者。
SerDes芯片组MAX9259-MAX9260功能强大，应用广
泛，由芯片组MAX9259-MAX9260构成的串行链路，可采用
一对直流平衡的双绞线（STP）或差分线电缆进行串行数据
的传输，最长可达15m，且串行载荷数据速率最大允许
2.5Gbps，因此所构成的链路被称为吉比特（千兆）多媒体串
行链路（GMSL）。对应的，芯片组MAX9259-MAX9260也被
称为吉比特多媒体芯片组。
在视频显示应用方面，芯片组MAX9259-MAX9260构成
的串行链路支持多种宽度的输入总线，在24位或32位模
式下支持分辨率从QVGA（320x240）至XGA（1280x768）
二、硬件架构
芯片组MAX9259-MAX9260构成的串行链路中，内置控
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办公自动化杂志
2015年7月15日
Application
Exchange
总第307期
制通道在串行器MAX9259和解串器MAX9260之间构成全
双工、100Kbps至1Mbps差分UART链路，控制通道通过半
双工I
2
C总线（基本模式）或用户定义的全双工UART格式
（旁路模式）实现串行链路远端外设的ECU/μC控制。
本案采用的串行链路为半双工控制链路。其基本硬件
架构如图1所示。其中FPGA等同于主机电子控制单元
（ECU）或微控制器（μC），位于串行器MAX9259端。FPGA
通过半双工的I
2
C总线（基本模式）实现对串行链路远端外
设LCD的ECU控制。
图
1
基本硬件架构
1、串行传输
本案采用的串行数据传输线为规格UL2725、线径
26AWG、特性阻抗100Ω，长约80cm的STP屏蔽双绞线。相
关串行传输链路如图2所示，收发两端的耦合电容采用容
值220nF、额定电压50V、封装0805的陶瓷贴片电容。
图
2
串行传输链路
2、功能选择
对于SerDes芯片组MAX9259-MAX9260的功能选择，
是电路设计时必须考虑的基本要素之一。MAX9259和
MAX9260分别有一些功能引脚，根据不同的应用，需要有
不同的设置。需要提一下的是，MAX9259和MAX9260有
TQFP和TQFN两种封装可选，不同的封装引脚定义不同，
本案选择的是比较经济的TQFP封装。
串行器MAX9259位于传输链路的发送端，是FPGA的
外设电路单元之一。表1描述了MAX9259一些基本功能引
脚的电平设置。
表
1MAX9259
基本功能引脚定义
引脚
名称
电平设置
29/AUTOS
0
32
MS
0
33
CDS
0
34
/PWDN
TBD
37
SSEN
0
45
INT
TBD
46
DRS
1
47
ES
0
48
BWS
1
其中，/AUTOS是自启动设置位。置0使MAX9259在自
动侦测下，上电即可激活串行链路；置1则MAX9259上电
不能自动激活串行链路。
MS是模式选择位，用于Control-link模式选择。置0为
基本模式，也就是半双工的I
2
C模式；置1为旁路模式，也
就是全双工的UART模式。
CDS是控制方向选择位。置0则μC位于MAX9259
侧；置1则μC位于MAX9260侧。
/PWDN是PowerDown的缩写，省电模式位，低电平有
效。该位由FPGA发送指令控制。
SSEN是扩展频谱使能位，用于串行链路扩展频谱的使
能，高电平有效。当有上电动作，或者当省电模式位/PWDN
恢复置1时，SSEN的状态会锁存。SSEN置0表示串行链路无
扩展频谱；置1则表示串行链路有默认±0.5%的扩展频谱。
INT是中断输出位，用于向远端发送中断请求，和
MAX9260的INT中断输入位相关联。当上电且省电模式位
/PWDN为低电平有效时，INT为低电平。该位由FPGA发送
指令控制。
DRS是数据速率选择位。置0时并行输入数据率在24
位模式下为16.66MHz到104MHz，在32位模式下为
12.5MHz到78MHz；置1时则并行输入数据率在24位模式
下为8.33MHz到16.66MHz，在32位模式下为6.25MHz到
12.5MHz。
ES是边沿选择位，针对PCLKIN信号的边沿选择。置0
为上升沿触发，置1则下降沿触发。
BWS是总线宽度选择位。置0为24-bit总线模式；置1
则为32-bit总线模式。
解串器MAX9260位于传输链路的接收端，是LCD驱动
办公自动化杂志
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2015年7月15日
转接电路的一部分。表2描述了MAX9260一些基本功能引
脚的设置。
表
2MAX9260
基本功能引脚定义
引脚名称电平设置
1/ENABLE0
2BWS1
3INT1
4CDS0
6ES0
11EQS1
13DCS0
14MS0
19/PWDN1
22LOCK1
61SSEN0
62DRS1
其中，/ENABLE是使能位。置0使能PCLKOUT、SD、SCK、
WS、DOUT_，置1则PCLKOUT、SD、SCK、WS、DOUT_为高阻态；
BWS是总线宽度选择位。置0为24-bit总线模式，置1
则为32-bit总线模式；
INT是中断输入位，用于向MAX9260输入中断请求，和
MAX9259的INT中断输出位相关联。
CDS是控制方向选择位。置0则μC位于MAX9259
侧，置1则μC位于MAX9260侧；
ES是边沿选择位，针对PCLKOUT信号的边沿选择。置
0为上升沿触发，置1则下降沿触发。
EQS是线路均衡器选择位。当有上电动作，或者当省电
模式位/PWDN恢复置1时，EQS的状态会锁存。EQS置0
表示均衡器增益为5.2dB（EQTUNE=0100）；置1则表示
均衡器增益为10.7dB（EQTUNE=1001）；
DCS是驱动电流选择位。置0为正常并行数据和时钟
驱动；置1则为增强型并行数据和时钟驱动。
MS是模式选择位。该选择位需要配合控制方向选择位
CDS和串行器MAX9259的自启动设置位/AUTOS协同工
作。当CDS置0时，MS用于设置自启动模式。当CDS置1
时，MS用于设置Control-link模式：MS置0则为基本模式，
MS置1则为旁路模式。在本案中，CDS位根据设计需要置
0，因此MS用于设置自启动模式。由于需要将串行链路两
端均设置为上电自动激活，因此需要将MS置0。
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/PWDN是PowerDown的缩写，省电模式位，低电平有效。
LOCK是开漏锁定输出（Open-DrainLockOutput）位，由
内部上拉至IOVDD，默认为高电平。LOCK置0表明锁相环
PLL未被锁定，或者由不正确的串行字符边界队列（Seri-
al-Word-BoundaryAlignment）锁定；置1则表明PLL由正确
的串行字符边界队列锁定。
SSEN是扩展频谱使能位，用于并行输出扩展频谱的使能，
高电平有效。当有上电动作，或者当省电模式位/PWDN恢复置
1时，SSEN的状态会锁存。SSEN置0表示并行输出无扩展频
谱；置1则表示并行输出有默认±2%的扩展频谱。
DRS是数据速率选择位。置0时并行输入数据率在24
位模式下为16.66MHz到104MHz，在32位模式下为
12.5MHz到78MHz；置1时则并行输入数据率在24位模式
下为8.33MHz到16.66MHz，在32位模式下为6.25MHz到
12.5MHz
[3]
。
三、寄存器配置
SerDes芯片组MAX9259-MAX9260应用简单，无需大量
编程，仅需要通过μC对相应的寄存器进行配置，串行链
路即可实现理想的工作条件。
在本设计中，串行器MAX9259的并行总线输入时钟
PCLKIN直接由FPGA提供，易受噪音的影响而产生抖动，
降低链路的可靠性。MAX9259有一个窄带Jitter-Filtering
PLL（抖动过滤锁相环），可通过设置寄存器DISFPLL=0
D6）对其使能，使能以后可以减弱PLL带宽以外的频
率成分，也就是超过100KHz的频率会被减弱，从而实现抖
动过滤功能
[4]
。
此外，MAX9259-MAX9260还支持扩展频谱功能，启用
扩展频谱可以有效降低串行链路传输和并行输出信号产生
的EMI。扩展频谱功能的设置也很简单，对于MAX9259，首
先对该功能进行使能，设定功能引脚SSEN=1，然后根据
需要对寄存器SS（0x02D[7：5]）进行设置即可；对于
MAX9260，同样先进行使能，设定SSEN=1，然后设置寄存
器SS（0x02D[7：6]）
[5]
。
对于本文所采用的应用方案，针对不同的应用环境，对
SerDes芯片组MAX9259-MAX9260还可以作适当的设计调
整。举例来说，为了延长串行链路的传输距离，进一步增强
链路的可靠性，可以对MAX9259寄存器PREEMP（0x05D
[3：0]）进行设置，采用发送端的预加重；还可以通过设置
MAX9260寄存器EQTUNE（0x05D[3：0]），将线路均衡器增
益调整至最佳
[6]
。该芯片组还提供可编程扩频调制功能，有
(
下转第
20
页
冤
（0x05
2015年7月15日
总第307期
Innovation2.0&SmartEcologicalCity
@
宝木囧然
渊
中国社科院社区信息化研究中心主任
冤院
大家的分享都是干货！社区助老、停车管理……
这个项目也很棒。
社会创新，我也在做，但还需要更多的朋友支持！社会
创新，只有让更多人了解和热爱才有意义，无论他是否有
我也在社会创新周现场。
所行动！去社区吧，到人们的身边去吧！
微信扫一扫
院
鸣谢
院
关注
"
下一代创新研究
"
公众号北京大学移动政务实验室
(
上接第
56
页
冤
效降低EMI，使器件可以很容易地通过汽车相关的各种测
试。该芯片组还可通过交流耦合隔离串行器和解串器，从
而支持热插拔功能，有效提高故障容错率。此外还允许“在
线”设置频率，还可以通过传输线故障检测和集成自检功
能，在系统上电时检测链路的完整性。
参考文献
[1]韦雪明.高速SERDES接口芯片设计关键技术研究
[D].成都：电子科技大学，2012.6.
[2]李伟.基于小尺寸LCD图像数据传输的串行接口
的研究与设计[D].武汉：华中科技大学，2009.5.
[3]9259/MAX9260Datasheet
（19-4968）[M].USA：MaximIntegratedProducts，2011.
[4]9259EvaluationKit
（19-5019）[M].USA：MaximIntegratedProducts，2010.
[5]9260EvaluationKit
（19-5018）[M].USA：MaximIntegratedProducts，2010.
[6]-emphasisandEqualizationofMaxim
GMSLSerDesDevices[J].USA：MaximIntegratedProducts，2012.
作者简介
冯小波（1981~），男，湖北人，硕士研究生，柯达乐芮影
像设备（上海）有限公司电子工程师，主要从事高速扫描仪
的研发工作。
四、结束语
对于Kodak高速扫描仪LCD图像信号的传输应用，通
过采用SerDes芯片组MAX9259-MAX9260，使得FPGA可以
直接对串行器、解串器和连接的外设器件LCD进行配置和
编程，简化了应用方案，缩短了开发周期。不仅如此，由于
省去了远端μC及相关器件，如时钟和低压电源等，既简
化了远端编程，也降低了远端成本、尺寸和功耗；此外，由
于EMI性能优异，串行链路只需一般的STP双绞线即可传
输，节省了线束成本；而且一旦LCD需要更换，只需要通过
FPGA对SerDes芯片组和新的LCD器件进行重新配置和编
程即可，方便了设计变更，增强了硬件灵活性。
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2024年3月24日发(作者：璩乐心)
2015年7月15日
总第307期
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SerDes芯片组MAX9259-MAX9260在
扫描仪LCD显示中的应用
冯小波
（柯达乐芮影像设备（上海）有限公司
摘要
上海201206）
SerDes芯片组MAX9259-MAX9260采用Maxim吉比特多媒体串行链路（GMSL）技术，串行器MAX9259与解串器
MAX9260配合使用，构成完整的数字串行链路，实现高速视频、音频和控制数据的传输。本文介绍了该芯片组在Kodak高速扫描
仪上LCD图像信号传输中的应用。
关键词串行器解串器LCD显示LVDS
文章编号
150611-7024
中图分类号
TP334.4
文献标识码
B
SerDesChipsetMAX9259-MAX9260ontheApplicationofScannerLCDDisplay
FengXiaobo
（KodakAlarisImagingEquipments（Shanghai）Co.，ai201206）
AbstractTheMAX9259-MAX9260chipsetpresentsMaxim’sgigabitmultimediaseriallink（GMSL）
MAX9259serializerpairswiththeMAX9260deserializertoformacompletedigitalseriallinkforjointtransmissionof
high-speedvideo，audio，erintroducesthechipset’sapplicationsofLCDdisplayontheKodak
highspeedscanner.
KeywordsSerializerDeserializerLCDdisplayLVDS
的显示面板，其中32位模式下的最大总线时钟达
78MHz，24位模式下的总线时钟则可高达104MHz，；除支持
单屏显示外，该链路在18位或24位模式下还支持双屏
WVGA（2x854x480）显示面板
[2]
。此外，该链路也支持音
频数据的传输，在24位或32位模式下，该链路通过支持4
至32位音频字宽和8KHz至192KHz采样速率的I
2
S输入
处理21位或29位音频数据。
通过对芯片组MAX9259-MAX9260不同的设置，主机电
子控制单元（ECU）或微控制器（μC）既可以置于串行器
MAX9259端，用于视频显示方案；也可以置于解串器
MAX9260端，用于图像侦测方案；根据需要，还可以在链路
两端同时驻留μC，譬如在某个图像侦测方案应用中，
MAX9259处于睡眠模式，需要MAX9260将其唤醒才能工
作，唤醒后，还需要置于MAX9259端的μC对其功能引脚
CDS置0。
一、前言
SerDes芯片组可以对数字视频数据进行串行转换，形
成LVDS信号，并通过一对双绞线串行传输，因此广泛应用
于视频显示和图像侦测的高速串行数据传输
[1]
。业界包括
Maxim在内，Fairchild、TI等IC大厂都有推出类似的SerDes
芯片组，其中Maxim的MAX9259-MAX9260是同类型芯片组
中的佼佼者。
SerDes芯片组MAX9259-MAX9260功能强大，应用广
泛，由芯片组MAX9259-MAX9260构成的串行链路，可采用
一对直流平衡的双绞线（STP）或差分线电缆进行串行数据
的传输，最长可达15m，且串行载荷数据速率最大允许
2.5Gbps，因此所构成的链路被称为吉比特（千兆）多媒体串
行链路（GMSL）。对应的，芯片组MAX9259-MAX9260也被
称为吉比特多媒体芯片组。
在视频显示应用方面，芯片组MAX9259-MAX9260构成
的串行链路支持多种宽度的输入总线，在24位或32位模
式下支持分辨率从QVGA（320x240）至XGA（1280x768）
二、硬件架构
芯片组MAX9259-MAX9260构成的串行链路中，内置控
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2015年7月15日
Application
Exchange
总第307期
制通道在串行器MAX9259和解串器MAX9260之间构成全
双工、100Kbps至1Mbps差分UART链路，控制通道通过半
双工I
2
C总线（基本模式）或用户定义的全双工UART格式
（旁路模式）实现串行链路远端外设的ECU/μC控制。
本案采用的串行链路为半双工控制链路。其基本硬件
架构如图1所示。其中FPGA等同于主机电子控制单元
（ECU）或微控制器（μC），位于串行器MAX9259端。FPGA
通过半双工的I
2
C总线（基本模式）实现对串行链路远端外
设LCD的ECU控制。
图
1
基本硬件架构
1、串行传输
本案采用的串行数据传输线为规格UL2725、线径
26AWG、特性阻抗100Ω，长约80cm的STP屏蔽双绞线。相
关串行传输链路如图2所示，收发两端的耦合电容采用容
值220nF、额定电压50V、封装0805的陶瓷贴片电容。
图
2
串行传输链路
2、功能选择
对于SerDes芯片组MAX9259-MAX9260的功能选择，
是电路设计时必须考虑的基本要素之一。MAX9259和
MAX9260分别有一些功能引脚，根据不同的应用，需要有
不同的设置。需要提一下的是，MAX9259和MAX9260有
TQFP和TQFN两种封装可选，不同的封装引脚定义不同，
本案选择的是比较经济的TQFP封装。
串行器MAX9259位于传输链路的发送端，是FPGA的
外设电路单元之一。表1描述了MAX9259一些基本功能引
脚的电平设置。
表
1MAX9259
基本功能引脚定义
引脚
名称
电平设置
29/AUTOS
0
32
MS
0
33
CDS
0
34
/PWDN
TBD
37
SSEN
0
45
INT
TBD
46
DRS
1
47
ES
0
48
BWS
1
其中，/AUTOS是自启动设置位。置0使MAX9259在自
动侦测下，上电即可激活串行链路；置1则MAX9259上电
不能自动激活串行链路。
MS是模式选择位，用于Control-link模式选择。置0为
基本模式，也就是半双工的I
2
C模式；置1为旁路模式，也
就是全双工的UART模式。
CDS是控制方向选择位。置0则μC位于MAX9259
侧；置1则μC位于MAX9260侧。
/PWDN是PowerDown的缩写，省电模式位，低电平有
效。该位由FPGA发送指令控制。
SSEN是扩展频谱使能位，用于串行链路扩展频谱的使
能，高电平有效。当有上电动作，或者当省电模式位/PWDN
恢复置1时，SSEN的状态会锁存。SSEN置0表示串行链路无
扩展频谱；置1则表示串行链路有默认±0.5%的扩展频谱。
INT是中断输出位，用于向远端发送中断请求，和
MAX9260的INT中断输入位相关联。当上电且省电模式位
/PWDN为低电平有效时，INT为低电平。该位由FPGA发送
指令控制。
DRS是数据速率选择位。置0时并行输入数据率在24
位模式下为16.66MHz到104MHz，在32位模式下为
12.5MHz到78MHz；置1时则并行输入数据率在24位模式
下为8.33MHz到16.66MHz，在32位模式下为6.25MHz到
12.5MHz。
ES是边沿选择位，针对PCLKIN信号的边沿选择。置0
为上升沿触发，置1则下降沿触发。
BWS是总线宽度选择位。置0为24-bit总线模式；置1
则为32-bit总线模式。
解串器MAX9260位于传输链路的接收端，是LCD驱动
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转接电路的一部分。表2描述了MAX9260一些基本功能引
脚的设置。
表
2MAX9260
基本功能引脚定义
引脚名称电平设置
1/ENABLE0
2BWS1
3INT1
4CDS0
6ES0
11EQS1
13DCS0
14MS0
19/PWDN1
22LOCK1
61SSEN0
62DRS1
其中，/ENABLE是使能位。置0使能PCLKOUT、SD、SCK、
WS、DOUT_，置1则PCLKOUT、SD、SCK、WS、DOUT_为高阻态；
BWS是总线宽度选择位。置0为24-bit总线模式，置1
则为32-bit总线模式；
INT是中断输入位，用于向MAX9260输入中断请求，和
MAX9259的INT中断输出位相关联。
CDS是控制方向选择位。置0则μC位于MAX9259
侧，置1则μC位于MAX9260侧；
ES是边沿选择位，针对PCLKOUT信号的边沿选择。置
0为上升沿触发，置1则下降沿触发。
EQS是线路均衡器选择位。当有上电动作，或者当省电
模式位/PWDN恢复置1时，EQS的状态会锁存。EQS置0
表示均衡器增益为5.2dB（EQTUNE=0100）；置1则表示
均衡器增益为10.7dB（EQTUNE=1001）；
DCS是驱动电流选择位。置0为正常并行数据和时钟
驱动；置1则为增强型并行数据和时钟驱动。
MS是模式选择位。该选择位需要配合控制方向选择位
CDS和串行器MAX9259的自启动设置位/AUTOS协同工
作。当CDS置0时，MS用于设置自启动模式。当CDS置1
时，MS用于设置Control-link模式：MS置0则为基本模式，
MS置1则为旁路模式。在本案中，CDS位根据设计需要置
0，因此MS用于设置自启动模式。由于需要将串行链路两
端均设置为上电自动激活，因此需要将MS置0。
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Application
Exchange
/PWDN是PowerDown的缩写，省电模式位，低电平有效。
LOCK是开漏锁定输出（Open-DrainLockOutput）位，由
内部上拉至IOVDD，默认为高电平。LOCK置0表明锁相环
PLL未被锁定，或者由不正确的串行字符边界队列（Seri-
al-Word-BoundaryAlignment）锁定；置1则表明PLL由正确
的串行字符边界队列锁定。
SSEN是扩展频谱使能位，用于并行输出扩展频谱的使能，
高电平有效。当有上电动作，或者当省电模式位/PWDN恢复置
1时，SSEN的状态会锁存。SSEN置0表示并行输出无扩展频
谱；置1则表示并行输出有默认±2%的扩展频谱。
DRS是数据速率选择位。置0时并行输入数据率在24
位模式下为16.66MHz到104MHz，在32位模式下为
12.5MHz到78MHz；置1时则并行输入数据率在24位模式
下为8.33MHz到16.66MHz，在32位模式下为6.25MHz到
12.5MHz
[3]
。
三、寄存器配置
SerDes芯片组MAX9259-MAX9260应用简单，无需大量
编程，仅需要通过μC对相应的寄存器进行配置，串行链
路即可实现理想的工作条件。
在本设计中，串行器MAX9259的并行总线输入时钟
PCLKIN直接由FPGA提供，易受噪音的影响而产生抖动，
降低链路的可靠性。MAX9259有一个窄带Jitter-Filtering
PLL（抖动过滤锁相环），可通过设置寄存器DISFPLL=0
D6）对其使能，使能以后可以减弱PLL带宽以外的频
率成分，也就是超过100KHz的频率会被减弱，从而实现抖
动过滤功能
[4]
。
此外，MAX9259-MAX9260还支持扩展频谱功能，启用
扩展频谱可以有效降低串行链路传输和并行输出信号产生
的EMI。扩展频谱功能的设置也很简单，对于MAX9259，首
先对该功能进行使能，设定功能引脚SSEN=1，然后根据
需要对寄存器SS（0x02D[7：5]）进行设置即可；对于
MAX9260，同样先进行使能，设定SSEN=1，然后设置寄存
器SS（0x02D[7：6]）
[5]
。
对于本文所采用的应用方案，针对不同的应用环境，对
SerDes芯片组MAX9259-MAX9260还可以作适当的设计调
整。举例来说，为了延长串行链路的传输距离，进一步增强
链路的可靠性，可以对MAX9259寄存器PREEMP（0x05D
[3：0]）进行设置，采用发送端的预加重；还可以通过设置
MAX9260寄存器EQTUNE（0x05D[3：0]），将线路均衡器增
益调整至最佳
[6]
。该芯片组还提供可编程扩频调制功能，有
(
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冤
（0x05
2015年7月15日
总第307期
Innovation2.0&SmartEcologicalCity
@
宝木囧然
渊
中国社科院社区信息化研究中心主任
冤院
大家的分享都是干货！社区助老、停车管理……
这个项目也很棒。
社会创新，我也在做，但还需要更多的朋友支持！社会
创新，只有让更多人了解和热爱才有意义，无论他是否有
我也在社会创新周现场。
所行动！去社区吧，到人们的身边去吧！
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院
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院
关注
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下一代创新研究
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公众号北京大学移动政务实验室
(
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页
冤
效降低EMI，使器件可以很容易地通过汽车相关的各种测
试。该芯片组还可通过交流耦合隔离串行器和解串器，从
而支持热插拔功能，有效提高故障容错率。此外还允许“在
线”设置频率，还可以通过传输线故障检测和集成自检功
能，在系统上电时检测链路的完整性。
参考文献
[1]韦雪明.高速SERDES接口芯片设计关键技术研究
[D].成都：电子科技大学，2012.6.
[2]李伟.基于小尺寸LCD图像数据传输的串行接口
的研究与设计[D].武汉：华中科技大学，2009.5.
[3]9259/MAX9260Datasheet
（19-4968）[M].USA：MaximIntegratedProducts，2011.
[4]9259EvaluationKit
（19-5019）[M].USA：MaximIntegratedProducts，2010.
[5]9260EvaluationKit
（19-5018）[M].USA：MaximIntegratedProducts，2010.
[6]-emphasisandEqualizationofMaxim
GMSLSerDesDevices[J].USA：MaximIntegratedProducts，2012.
作者简介
冯小波（1981~），男，湖北人，硕士研究生，柯达乐芮影
像设备（上海）有限公司电子工程师，主要从事高速扫描仪
的研发工作。
四、结束语
对于Kodak高速扫描仪LCD图像信号的传输应用，通
过采用SerDes芯片组MAX9259-MAX9260，使得FPGA可以
直接对串行器、解串器和连接的外设器件LCD进行配置和
编程，简化了应用方案，缩短了开发周期。不仅如此，由于
省去了远端μC及相关器件，如时钟和低压电源等，既简
化了远端编程，也降低了远端成本、尺寸和功耗；此外，由
于EMI性能优异，串行链路只需一般的STP双绞线即可传
输，节省了线束成本；而且一旦LCD需要更换，只需要通过
FPGA对SerDes芯片组和新的LCD器件进行重新配置和编
程即可，方便了设计变更，增强了硬件灵活性。
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