2024年4月4日发(作者：机石)
High-k与Low-k的分析
近十年来CPU业者每发表1款新主打CPU，就会顺带标榜该芯片所用的制程技术，最初
只标榜尺寸缩密性制程，而近五年来更是强调各种新材质性制程，倘若不去了解新材质制
程的意义，那么也将愈来愈不了解新CPU的价值意义……
过去IBM微电子发表Low k Dielectric（低介电质绝缘，或称：低介电常数绝缘）制程
技术时，人们没有投入太多的注目，而今Intel在45nm制程的芯片产品发表后，也连带在
45nm制程内使用了High k/Metal Gate（高介电质金属闸极）技术，使的最近笔者经常被
人问及：Low k制程与High k制程到底有何不同
问此问题的人因为被名称所迷惑，认为Low k与High k是相互矛盾的技术，且半导体
业者都纷纷标榜Low k、High k等新制程技术能为芯片电路带来新的提升效益，因此迷惑
也就加深，所以以下本文将对此进行更多讨论。
一、LOW-K
在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间
就不可避免地存在分布电容，或者称之为寄生电容。分布电容不仅影响芯片的速度，也对
工作可靠性构成严重威胁。从电容器容量计算公式中我们可以看出，在结构不变的情况下，
减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可以有效
地降低互连线之间的分布电容，从而可使芯片总体性能提升10％左右。
(1)Low-k的作用
集成电路的速度由晶体管的栅延时(Gate Delay)和信号的传播延时(Propagation
Delay)两个参数共同决定，延时时间越短，信号的频率越高。 栅延时主要是由MOS管的
栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时(RC
delay)，R是金属导线的电阻，C是内部电介质形成的电容。RC 延时的表达式为：
TRC=ρε(L2/TD) 注:公式中ρ为金属的电阻率，ε(也记做k)是电介质的介电常数，L 为导
线长度，T 是电介质厚度，D为金属导线厚度。 该公式反映了电路参数对TRC 的影响，
公式中虽没有出现电阻R和电容C两个符号，但又都与这两个参数有关。电阻率ρ、导线
的长度L、导线厚度D 三个参数与电阻R 有关，而介电常数ε、导线长度L 两个参数与
电容C 的大小有关。
金属材料和绝缘材料对传播延时都会产生影响。由于铜(Cu)导线比铝(Al)导线的电阻更
低，FSG比SiO2的k值低，所以，铜互连与low-k工艺的同时应用，将使得传播延时变
得越来越短了。
当一条传输线传送信号时，通过互感(磁场)在另一条传输线上产生感应信号，或者通
过电容(电场)产生耦合信号，这两种现象统称为串音干扰，简称“串扰(crosstalk)”。串扰
可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作。
耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC可知：电容的
容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串
扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重。 由于CPU
速度不断攀升，信号频率f目前已超过3GHz。但是，线路串扰已经成为进一步提高频率
的限制条件，芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系，寻求
k值更低的ILD材料，最大程度地降低串扰影响，是保持芯片微型化和高速化发展的一个
有效途径。 从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为ILD，
可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片
集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片
速度留下了一定空间。
(2)Low-k材料的选择
Table 1 History Summary
Table 2 Current Industry Status
要谈论Low k制程技术，就免不了要谈论Copper Interconnect（简称：铜互连制程）
技术，因为Copper Interconnect与Low k Dielectric是相辅相成的，前者用来强化线路的
传导性，后者用来降低线路间的绝缘性。
由于半导体制程的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作频
率愈来愈快，在到达GHz的频率频率、线路宽度小于250nm时，芯片内电路内的寄生电阻
效应、寄生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻容迟
滞（RC Delay），RC Delay不仅阻碍频率成长，同时也会增加电路的无谓功耗。
寄生电阻的问题来自于线路本身的电阻性，如果可以用电阻值更低、传导性更佳的线
路材质，寄生电阻的问题就可以舒缓。而寄生电容则是因为线路与线路间的绝缘性过高，
如果可以降低绝缘性，则寄生电容的问题也可以舒缓。所以，IBM微电子（即是IBM的半
导体事业部、半导体部门）提出铜制程，将原本用铝材质制造的芯片线路（俗称：铝制程）
改成用铜材质来制造，铜的传导性比铝更好，电阻值更低，如此就可以解决寄生电阻的问
题。
解决寄生电阻后，寄生电容问题一样以换替材料的方式来解决，原本的绝缘材质其绝
缘性太高，所以要换替成低绝缘性的材料，也就是低介电值的材料。
关于此，过往使用的绝缘材料为二氧化硅（SiO2），然取代二氧化硅的方案材料有许
多种，包括：SiLK、FOx、HSQ、MSQ、Nanoglass、HOSP、Black Diamond、Coral、
Aurora等等，各家半导体厂所支持、偏好的材质各有不同，不过所要达到的目标是一致的，
就是降低线路间的寄生电容。
当然，最好的Low k材质就是“没有材质”，线路与线路间不使用任何材质，采“真空”
作法，如此寄生电容就可以降至最小，IBM于2007年5月发表的Airgap（空隙）技术就是
此种构想的实现。
(3)Low-k技术的不足
电介质作为芯片必备的一种材料，除了低k值外，电介质材料至少应具备以下三个方
面的特性：绝缘性能好、导热性好、便于制造。进入90nm工艺后，low-k电介质的开发
和应用是芯片厂商面临的难题。 由于low-k材料的抗热性、化学性、机械延展性以及材
料稳定性等问题都还没有得到完全解决，给芯片的制造和质量控制带来很多困难。采用
low-k材料后，多家芯片大厂的产品都出现过不同程度的问题。 与SiO2相比，low-k材
料密度较低，这样带来两个问题，一是热传导性能较差，不利于芯片内热量的散发，由此
导致芯片热稳定性变坏；二是铜更容易扩散进入绝缘层材料的孔隙中，不仅影响了互连的
可靠性，如果不采取适当防扩散工艺措施，情况严重时会因电解质中铜含量过高而带来漏
电和功耗升高问题。虽然电流泄露途径主要是“栅泄漏(Gate leakage)”，但“电介质泄
漏(Dielectric leakage)”问题也同样不可忽视。在制造工艺上，由于low-k材料的松软结
构和易渗透性，使得CMP(化学机械研磨)和清洁工序变得更为艰难，并导致成品率下降和
生产成本的提高。
以上所谈的都是线路本身与线路间的问题，接下来要谈论晶体管（在此指数位电路所
常用的MOSFET）部份的问题，事实上晶体管也因为制程的缩密而面临一个大问题，那就
是漏电（Leakage Current），这包括两个部份，一是从源极（Source）通往汲极（Drain）
的电流漏往基极（Body，在此也可称Silicon Substrate），另一是闸极（Gate）电流漏往
基极。
对此IBM也提出因应之道，在源极与汲极底下，以及在基极之上，多埋入1层的绝缘层，
该绝缘层的材料为二氧化硅，如此就可以减少电流从源极通往汲极时漏往基极，此技术称
为绝缘硅（Silicon On Insulator；SOI）制程。
二、HIGH-K
由于二氧化硅（SiO2）具有易制性 (Manufacturability)，且能减少厚度以持续改善
晶体管效能，因此过去40余年来，处理器厂商均采用二氧化硅做为制作闸极电介质的材
料。
当英特尔导入65纳米制造工艺时，虽已全力将二氧化硅闸极电介质厚度降低至纳米，
相当于5层原子，但由于晶体管缩至原子大小的尺寸时，耗电和散热亦会同时增加，产生
电流浪费和不必要的热能，因此若继续采用目前材料，进一步减少厚度，闸极电介质的漏
电情况势将会明显攀升，令缩小晶体管技术遭遇极限。
为解决此关键问题，英特尔正规划改用较厚的High-K材料(铪hafnium元素为基础的
物质）作为闸极电介质，取代沿用至今已超过40年的二氧化硅，此举也成功使漏电量降
低10倍以上。
另与上一代65纳米技术相较，英特尔的45纳米制程令晶体管密度提升近2倍，得以
增加处理器的晶体管总数或缩小处理器体积，令产品较对手更具竞争力，此外，晶体管开
关动作所需电力更低，耗电量减少近30%，内部连接线 (interconnects) 采用铜线搭配
Low-k电介质，顺利提升效能并降低耗电量，开关动作速度约加快 20%。
由于High-k闸极电介质和现有硅闸极并不兼容，英特尔全新45纳米晶体管设计也必
须开发新金属闸极材料，目前新金属的细节仍属商业机密，英特尔现阶段尚未说明其金属
材料的组合。
目前采用45纳米工艺制造的Penryn处理器在服务器产品线中被命名为Xeon 5400，
属于英特尔第二代四核处理器，主频最高 ，二级高速缓存最高12 MB。英特尔的演示显
示，相比四核英特尔至强5365处理器，在基于 SPECjbb2005 发布/测量的数据中，四核
英特尔至强x5460系列处理器可在相同平台提供25% 的性能提升。结合英特尔向后兼容
的 VT FlexMigration技术 使用，还可以将服务器虚拟化集群实时移植到选定的现有及所
有未来英特尔至强处理器上。
三、HIGH-K与LOW-K的不同
low-k是一种“绝缘材料”。所有材料从导电特性上可分为导体和绝缘体两种类型，
导电性能良好的材料称为电的良导体或直接称为导体，不导电的材料称为电的不良导体或
者称作绝缘体。导体中含有许多可以自由移动的电子，而绝缘体中电子被束缚在自身所属
的原子核周围，这些电子可以相互交换位置，但是不能到处移动。绝缘体不能导电，但电
场可以在其中存在，并且在电学中起着重要的作用。因此从电场的角度来看，绝缘体也被
称为电介质(dielectric)。
正如导体一样，电介质在电子工程领域有着广泛应用，电容器内的储电材料以及芯片
内的绝缘材料等都是电介质。为了定量分析电介质的电气特性，用介电常数k(permittivity
或dielectric constant)来描述电介质的储电能力。 电容C定义为储存的电量Q与电压E
的比值，在相同电压下，储存的电量越多，则说明电容器的容量越大。电容的容量与电容
器的结构尺寸及电介质的k值有关，其中作为储电材料的电介质的k 值对电容容量的大小
起着关键性作用，制造大容量的电容器时通常是通过选择高k 值的电介质来实现的。 不
同电介质的介电常数k 相差很大，真空的k 值为1，在所有材料中最低；空气的k值为；
橡胶的k值为～；纯净水的k值为81。工程上根据k值的不同，把电介质分为高k(high-k)
电介质和低k(low-k)电介质两类。介电常数k ＞ 时，判定为high-k；而k≤时则为low-k。
IBM将low-k标准规定为k≤，目前业界大多以作为low-k电介质的k 值上限。
High k材质既然能提供更佳的绝缘性，那么SOI的绝缘层也可以使用，将二氧化硅换
成High k材质，预计可以让芯片功耗用电更为收敛，现在已有多家半导体业者准备进行此
一替换，并认为此作法是升级性的SOI技术。
四、结语
至此，相信各位已能体会High k、Low k的不同，名称上看似冲突，实际上却毫无矛
盾，Low k用于芯片线路，High k用于晶体管闸极。更简单地说，Low k是强化芯片内“前
后左右，线路布局”的运作速度并减少功耗，High k是强化芯片内“上下，晶体管开启/
关闭”的运作速度并减少功耗，两者各有所职。
有了上述所谈的各项新制程技术，摩尔定律才能持续适用下去，人们也才能持续买到
更便宜效能却更高的芯片。反之，若半导体技术与建筑技术一样，难有大幅度的技术提升
与突破，那么芯片的价格有可能跟房价一样，永远是一平米数万元的价格。
参考文献
1． Jong-Min Paik , Hyun Park , Young-Chang Joo,Effect of low-k dielectric
on stress and stress-induced damage in Cu interconnects, 21 February 2004.
2． CPU 制造技术探秘 Low-k/High-k 的异同。
3． Kimberly G. Reid , Anthony Dip , Sadao Sasaki , Dina Triyoso ,Sri
Samavedam, David Gilmer,Carolyn . Gondran, Electrical and materials properties of
AlN/ HfO2 high-k stack with a metal gate, Accepted 8 October 2008.
4． 半导体业界的HKMG攻防战：详解两大工艺流派之争。
5． 半导体技术发展之趋势。
2024年4月4日发(作者：机石)
High-k与Low-k的分析
近十年来CPU业者每发表1款新主打CPU，就会顺带标榜该芯片所用的制程技术，最初
只标榜尺寸缩密性制程，而近五年来更是强调各种新材质性制程，倘若不去了解新材质制
程的意义，那么也将愈来愈不了解新CPU的价值意义……
过去IBM微电子发表Low k Dielectric（低介电质绝缘，或称：低介电常数绝缘）制程
技术时，人们没有投入太多的注目，而今Intel在45nm制程的芯片产品发表后，也连带在
45nm制程内使用了High k/Metal Gate（高介电质金属闸极）技术，使的最近笔者经常被
人问及：Low k制程与High k制程到底有何不同
问此问题的人因为被名称所迷惑，认为Low k与High k是相互矛盾的技术，且半导体
业者都纷纷标榜Low k、High k等新制程技术能为芯片电路带来新的提升效益，因此迷惑
也就加深，所以以下本文将对此进行更多讨论。
一、LOW-K
在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间
就不可避免地存在分布电容，或者称之为寄生电容。分布电容不仅影响芯片的速度，也对
工作可靠性构成严重威胁。从电容器容量计算公式中我们可以看出，在结构不变的情况下，
减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可以有效
地降低互连线之间的分布电容，从而可使芯片总体性能提升10％左右。
(1)Low-k的作用
集成电路的速度由晶体管的栅延时(Gate Delay)和信号的传播延时(Propagation
Delay)两个参数共同决定，延时时间越短，信号的频率越高。 栅延时主要是由MOS管的
栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时(RC
delay)，R是金属导线的电阻，C是内部电介质形成的电容。RC 延时的表达式为：
TRC=ρε(L2/TD) 注:公式中ρ为金属的电阻率，ε(也记做k)是电介质的介电常数，L 为导
线长度，T 是电介质厚度，D为金属导线厚度。 该公式反映了电路参数对TRC 的影响，
公式中虽没有出现电阻R和电容C两个符号，但又都与这两个参数有关。电阻率ρ、导线
的长度L、导线厚度D 三个参数与电阻R 有关，而介电常数ε、导线长度L 两个参数与
电容C 的大小有关。
金属材料和绝缘材料对传播延时都会产生影响。由于铜(Cu)导线比铝(Al)导线的电阻更
低，FSG比SiO2的k值低，所以，铜互连与low-k工艺的同时应用，将使得传播延时变
得越来越短了。
当一条传输线传送信号时，通过互感(磁场)在另一条传输线上产生感应信号，或者通
过电容(电场)产生耦合信号，这两种现象统称为串音干扰，简称“串扰(crosstalk)”。串扰
可使相邻传输线中出现异常的信号脉冲，造成逻辑电路的误动作。
耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC可知：电容的
容量C越大，XC越小，信号越容易从一根导线穿越电介质到达另一根导线，线路间的串
扰就越严重；信号的频率f越高，脉冲的上升、下降时间越短，串扰也越严重。 由于CPU
速度不断攀升，信号频率f目前已超过3GHz。但是，线路串扰已经成为进一步提高频率
的限制条件，芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系，寻求
k值更低的ILD材料，最大程度地降低串扰影响，是保持芯片微型化和高速化发展的一个
有效途径。 从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为ILD，
可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片
集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片
速度留下了一定空间。
(2)Low-k材料的选择
Table 1 History Summary
Table 2 Current Industry Status
要谈论Low k制程技术，就免不了要谈论Copper Interconnect（简称：铜互连制程）
技术，因为Copper Interconnect与Low k Dielectric是相辅相成的，前者用来强化线路的
传导性，后者用来降低线路间的绝缘性。
由于半导体制程的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作频
率愈来愈快，在到达GHz的频率频率、线路宽度小于250nm时，芯片内电路内的寄生电阻
效应、寄生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻容迟
滞（RC Delay），RC Delay不仅阻碍频率成长，同时也会增加电路的无谓功耗。
寄生电阻的问题来自于线路本身的电阻性，如果可以用电阻值更低、传导性更佳的线
路材质，寄生电阻的问题就可以舒缓。而寄生电容则是因为线路与线路间的绝缘性过高，
如果可以降低绝缘性，则寄生电容的问题也可以舒缓。所以，IBM微电子（即是IBM的半
导体事业部、半导体部门）提出铜制程，将原本用铝材质制造的芯片线路（俗称：铝制程）
改成用铜材质来制造，铜的传导性比铝更好，电阻值更低，如此就可以解决寄生电阻的问
题。
解决寄生电阻后，寄生电容问题一样以换替材料的方式来解决，原本的绝缘材质其绝
缘性太高，所以要换替成低绝缘性的材料，也就是低介电值的材料。
关于此，过往使用的绝缘材料为二氧化硅（SiO2），然取代二氧化硅的方案材料有许
多种，包括：SiLK、FOx、HSQ、MSQ、Nanoglass、HOSP、Black Diamond、Coral、
Aurora等等，各家半导体厂所支持、偏好的材质各有不同，不过所要达到的目标是一致的，
就是降低线路间的寄生电容。
当然，最好的Low k材质就是“没有材质”，线路与线路间不使用任何材质，采“真空”
作法，如此寄生电容就可以降至最小，IBM于2007年5月发表的Airgap（空隙）技术就是
此种构想的实现。
(3)Low-k技术的不足
电介质作为芯片必备的一种材料，除了低k值外，电介质材料至少应具备以下三个方
面的特性：绝缘性能好、导热性好、便于制造。进入90nm工艺后，low-k电介质的开发
和应用是芯片厂商面临的难题。 由于low-k材料的抗热性、化学性、机械延展性以及材
料稳定性等问题都还没有得到完全解决，给芯片的制造和质量控制带来很多困难。采用
low-k材料后，多家芯片大厂的产品都出现过不同程度的问题。 与SiO2相比，low-k材
料密度较低，这样带来两个问题，一是热传导性能较差，不利于芯片内热量的散发，由此
导致芯片热稳定性变坏；二是铜更容易扩散进入绝缘层材料的孔隙中，不仅影响了互连的
可靠性，如果不采取适当防扩散工艺措施，情况严重时会因电解质中铜含量过高而带来漏
电和功耗升高问题。虽然电流泄露途径主要是“栅泄漏(Gate leakage)”，但“电介质泄
漏(Dielectric leakage)”问题也同样不可忽视。在制造工艺上，由于low-k材料的松软结
构和易渗透性，使得CMP(化学机械研磨)和清洁工序变得更为艰难，并导致成品率下降和
生产成本的提高。
以上所谈的都是线路本身与线路间的问题，接下来要谈论晶体管（在此指数位电路所
常用的MOSFET）部份的问题，事实上晶体管也因为制程的缩密而面临一个大问题，那就
是漏电（Leakage Current），这包括两个部份，一是从源极（Source）通往汲极（Drain）
的电流漏往基极（Body，在此也可称Silicon Substrate），另一是闸极（Gate）电流漏往
基极。
对此IBM也提出因应之道，在源极与汲极底下，以及在基极之上，多埋入1层的绝缘层，
该绝缘层的材料为二氧化硅，如此就可以减少电流从源极通往汲极时漏往基极，此技术称
为绝缘硅（Silicon On Insulator；SOI）制程。
二、HIGH-K
由于二氧化硅（SiO2）具有易制性 (Manufacturability)，且能减少厚度以持续改善
晶体管效能，因此过去40余年来，处理器厂商均采用二氧化硅做为制作闸极电介质的材
料。
当英特尔导入65纳米制造工艺时，虽已全力将二氧化硅闸极电介质厚度降低至纳米，
相当于5层原子，但由于晶体管缩至原子大小的尺寸时，耗电和散热亦会同时增加，产生
电流浪费和不必要的热能，因此若继续采用目前材料，进一步减少厚度，闸极电介质的漏
电情况势将会明显攀升，令缩小晶体管技术遭遇极限。
为解决此关键问题，英特尔正规划改用较厚的High-K材料(铪hafnium元素为基础的
物质）作为闸极电介质，取代沿用至今已超过40年的二氧化硅，此举也成功使漏电量降
低10倍以上。
另与上一代65纳米技术相较，英特尔的45纳米制程令晶体管密度提升近2倍，得以
增加处理器的晶体管总数或缩小处理器体积，令产品较对手更具竞争力，此外，晶体管开
关动作所需电力更低，耗电量减少近30%，内部连接线 (interconnects) 采用铜线搭配
Low-k电介质，顺利提升效能并降低耗电量，开关动作速度约加快 20%。
由于High-k闸极电介质和现有硅闸极并不兼容，英特尔全新45纳米晶体管设计也必
须开发新金属闸极材料，目前新金属的细节仍属商业机密，英特尔现阶段尚未说明其金属
材料的组合。
目前采用45纳米工艺制造的Penryn处理器在服务器产品线中被命名为Xeon 5400，
属于英特尔第二代四核处理器，主频最高 ，二级高速缓存最高12 MB。英特尔的演示显
示，相比四核英特尔至强5365处理器，在基于 SPECjbb2005 发布/测量的数据中，四核
英特尔至强x5460系列处理器可在相同平台提供25% 的性能提升。结合英特尔向后兼容
的 VT FlexMigration技术 使用，还可以将服务器虚拟化集群实时移植到选定的现有及所
有未来英特尔至强处理器上。
三、HIGH-K与LOW-K的不同
low-k是一种“绝缘材料”。所有材料从导电特性上可分为导体和绝缘体两种类型，
导电性能良好的材料称为电的良导体或直接称为导体，不导电的材料称为电的不良导体或
者称作绝缘体。导体中含有许多可以自由移动的电子，而绝缘体中电子被束缚在自身所属
的原子核周围，这些电子可以相互交换位置，但是不能到处移动。绝缘体不能导电，但电
场可以在其中存在，并且在电学中起着重要的作用。因此从电场的角度来看，绝缘体也被
称为电介质(dielectric)。
正如导体一样，电介质在电子工程领域有着广泛应用，电容器内的储电材料以及芯片
内的绝缘材料等都是电介质。为了定量分析电介质的电气特性，用介电常数k(permittivity
或dielectric constant)来描述电介质的储电能力。 电容C定义为储存的电量Q与电压E
的比值，在相同电压下，储存的电量越多，则说明电容器的容量越大。电容的容量与电容
器的结构尺寸及电介质的k值有关，其中作为储电材料的电介质的k 值对电容容量的大小
起着关键性作用，制造大容量的电容器时通常是通过选择高k 值的电介质来实现的。 不
同电介质的介电常数k 相差很大，真空的k 值为1，在所有材料中最低；空气的k值为；
橡胶的k值为～；纯净水的k值为81。工程上根据k值的不同，把电介质分为高k(high-k)
电介质和低k(low-k)电介质两类。介电常数k ＞ 时，判定为high-k；而k≤时则为low-k。
IBM将low-k标准规定为k≤，目前业界大多以作为low-k电介质的k 值上限。
High k材质既然能提供更佳的绝缘性，那么SOI的绝缘层也可以使用，将二氧化硅换
成High k材质，预计可以让芯片功耗用电更为收敛，现在已有多家半导体业者准备进行此
一替换，并认为此作法是升级性的SOI技术。
四、结语
至此，相信各位已能体会High k、Low k的不同，名称上看似冲突，实际上却毫无矛
盾，Low k用于芯片线路，High k用于晶体管闸极。更简单地说，Low k是强化芯片内“前
后左右，线路布局”的运作速度并减少功耗，High k是强化芯片内“上下，晶体管开启/
关闭”的运作速度并减少功耗，两者各有所职。
有了上述所谈的各项新制程技术，摩尔定律才能持续适用下去，人们也才能持续买到
更便宜效能却更高的芯片。反之，若半导体技术与建筑技术一样，难有大幅度的技术提升
与突破，那么芯片的价格有可能跟房价一样，永远是一平米数万元的价格。
参考文献
1． Jong-Min Paik , Hyun Park , Young-Chang Joo,Effect of low-k dielectric
on stress and stress-induced damage in Cu interconnects, 21 February 2004.
2． CPU 制造技术探秘 Low-k/High-k 的异同。
3． Kimberly G. Reid , Anthony Dip , Sadao Sasaki , Dina Triyoso ,Sri
Samavedam, David Gilmer,Carolyn . Gondran, Electrical and materials properties of
AlN/ HfO2 high-k stack with a metal gate, Accepted 8 October 2008.
4． 半导体业界的HKMG攻防战：详解两大工艺流派之争。
5． 半导体技术发展之趋势。