2024年4月5日发(作者：长怀薇)

Pin Descriptions

The pin description table below is a comprehensive list of all possible pins for all DDR3

modules. All pins listed may not be supported on this module. See Pin Assignments for

information specific to this module.

Table 6: Pin Descriptions

Symbol

Ax

Type

Input

Description

Address inputs: Provide the row address for ACTIVE commands, and the column ad-

dress and auto precharge bit (A10) for READ/WRITE commands, to select one location

out of the memory array in the respective bank. A10 sampled during a PRECHARGE

command determines whether the PRECHARGE applies to one bank (A10 LOW, bank

selected by BAx) or all banks (A10 HIGH). The address inputs also provide the op-code

during a LOAD MODE command. See the Pin Assignments table for density-specific ad-

dressing information.

Bank address inputs: Define the device bank to which an ACTIVE, READ, WRITE, or

PRECHARGE command is being applied. BA define which mode register (MR0, MR1,

MR2, or MR3) is loaded during the LOAD MODE command.

Clock: Differential clock inputs. All control, command, and address input signals are

sampled on the crossing of the positive edge of CK and the negative edge of CK#.

Clock enable: Enables (registered HIGH) and disables (registered LOW) internal circui-

try and clocks on the DRAM.

Data mask (x8 devices only): DM is an input mask signal for write data. Input data

is masked when DM is sampled HIGH, along with that input data, during a write ac-

cess. Although DM pins are input-only, DM loading is designed to match that of the

DQ and DQS pins.

On-die termination: Enables (registered HIGH) and disables (registered LOW) termi-

nation resistance internal to the DDR3 SDRAM. When enabled in normal operation,

ODT is only applied to the following pins: DQ, DQS, DQS#, DM, and CB. The ODT input

will be ignored if disabled via the LOAD MODE command.

Parity input: Parity bit for Ax, RAS#, CAS#, and WE#.

Command inputs: RAS#, CAS#, and WE# (along with S#) define the command being

entered.

Reset: RESET# is an active LOW asychronous input that is connected to each DRAM

and the registering clock driver. After RESET# goes HIGH, the DRAM must be reinitial-

ized as though a normal power-up was executed.

Chip select: Enables (registered LOW) and disables (registered HIGH) the command

decoder.

Serial address inputs: Used to configure the temperature sensor/SPD EEPROM ad-

dress range on the I

2

C bus.

Serial clock for temperature sensor/SPD EEPROM: Used to synchronize communi-

cation to and from the temperature sensor/SPD EEPROM on the I

2

C bus.

Check bits: Used for system error detection and correction.

Data input/output: Bidirectional data bus.

Data strobe: Differential data strobes. Output with read data; edge-aligned with

read data; input with write data; center-aligned with write data.

BAxInput

CKx,

CKx#

CKEx

DMx

Input

Input

Input

ODTxInput

Par_In

RAS#, CAS#, WE#

RESET#

Input

Input

Input

(LVCMOS)

Input

Input

Input

I/O

I/O

I/O

Sx#

SAx

SCL

CBx

DQx

DQSx,

DQSx#

质量等级领域:宇航级IC、特军级IC、超军级IC、普军级IC、禁运IC、工

业级IC，军级二三极管，功率管等;

应用领域:航空航天、船舶、汽车电子、军用计算机、铁路、医疗电子、通

信网络、电力工业以及大型工业设备

祝您:工作顺利，生活愉快!

以深圳市美光存储技术有限公司提供的参数为例，以下为MT16KTF1G64HZ-1G6E1的详细参数，仅

供参考

4GB, 8GB (x64, DR) 204-Pin 1.35V DDR3L SODIMM

Functional Block Diagram

Functional Block Diagram

Figure 2: Functional Block Diagram (PCB 0900, R/C-F)

S1#

S0#

DQS0#

DQS0

DM0

DM CS# DQ DQS#

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

ZQ

DQS4#

DQS4

DM4

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U1

U16

U9

U18

DQS1#

DQS1

DM1

V

SS

V

SS

DQS5#

DQS5

DM5

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U7

U20

U12

U5

DQS2#

DQS2

DM2

V

SS

V

SS

DQS6#

DQS6

DM6

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U2

U15

U17

U10

DQS3#

DQS3

DM3

V

SS

V

SS

ZQ

V

SS

DQS7#

DQS7

DM7

DM CS# DQ DQS#

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

DM CS# DQ DQS#

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U19

U8

U11

U6

V

SS

ZQ

V

SS

V

SS

ZQ

V

SS

Rank 0 = U1, U2, U7, U9, U11, U12, U17, U19

Rank 1 = U5, U6, U8, U10, U15, U16, U18, U20

BA[2:0]

A[15/14:0]

RAS#

CAS#

WE#

CKE0

CKE1

ODT0

ODT1

RESET#

BA[2:0]: DDR3 SDRAM

A[15/14:0]: DDR3 SDRAM

RAS#: DDR3 SDRAM

CAS#: DDR3 SDRAM

WE#: DDR3 SDRAM

CKE0: Rank 0

CKE1: Rank 1

ODT0: Rank 0

ODT1: Rank 1

RESET#: DDR3 SDRAM

SCL

U14

SPD EEPROM

WP

A0A1

A2

V

SS

SA0SA1

V

SS

SDA

CK0

CK0#

CK1

CK1#

Rank 0

Rank 1

V

DDSPD

V

DD

V

TT

V

REFCA

SPD EEPROM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

Command, address and clock line terminations

CKE[1:0], A[15/14:0],

RAS#, CAS#, WE#,

S#[1:0], ODT[1:0], BA[2:0]

DDR3

SDRAM

V

TT

DDR3

SDRAM

V

REFDQ

V

SS

CK[1:0]

CK#[1:0]

V

DD

Note:

1.

The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor

that is tied to ground. It is used for the calibration of the component’s ODT and output

driver.

4GB, 8GB (x64, DR) 204-Pin 1.35V DDR3L SODIMM

Functional Block Diagram

Figure 3: Functional Block Diagram (PCB 1569, R/C-F3)

S1#

S0#

DQS0#

DQS0

DM0

DM CS# DQ DQS#

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

ZQ

DQS4#

DQS4

DM4

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U2

U14

U8

U16

V

SS

DQS1#

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

V

SS

DQS5#

DQS5

DM5

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U6

U18

U12

U4

DQS2#

DQS2

DM2

V

SS

V

SS

DQS6#

DQS6

DM6

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U3

U13

U15

U9

V

SS

V

SS

ZQ

DQS3#

DQS3

DM3

DM CS# DQ DQS#

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

DQS7#

DQS7

DM7

DM CS# DQ DQS#

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

U17

U7

U11

U5

V

SS

ZQ

V

SS

ZQ

V

SS

V

SS

Rank 0 = U2, U3, U6, U7, U8, U11, U12, U15

Rank 1 = U4, U5, U7, U19, U13, U14, U16, U18

BA[2:0]

A[14:0]

RAS#

CAS#

WE#

CKE0

CKE1

ODT0

ODT1

RESET#

BA[2:0]: DDR3 SDRAM

A[14:0]: DDR3 SDRAM

RAS#: DDR3 SDRAM

CAS#: DDR3 SDRAM

WE#: DDR3 SDRAM

CKE0: Rank 0

CKE1: Rank 1

ODT0: Rank 0

ODT1: Rank 1

RESET#: DDR3 SDRAM

SCL

U10

SPD EEPROM

WP

A0A1

A2

SDA

CK0

CK0#

CK1

CK1#

Rank 0

Rank 1

V

SS

SA0SA1

V

SS

V

DDSPD

V

DD

V

TT

V

REFCA

SPD EEPROM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

Command, address and clock line terminations

CKE[1:0], A[14:0],

RAS#, CAS#, WE#,

ODT[1:0], BA[2:0]

DDR3

SDRAM

V

TT

DDR3

SDRAM

V

DD

V

REFDQ

V

SS

CK[1:0]

CK#[1:0]

Note:

ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor

that is tied to ground. It is used for the calibration of the component’s ODT and output

driver.

2024年4月5日发(作者：长怀薇)

Pin Descriptions

The pin description table below is a comprehensive list of all possible pins for all DDR3

modules. All pins listed may not be supported on this module. See Pin Assignments for

information specific to this module.

Table 6: Pin Descriptions

Symbol

Ax

Type

Input

Description

Address inputs: Provide the row address for ACTIVE commands, and the column ad-

dress and auto precharge bit (A10) for READ/WRITE commands, to select one location

out of the memory array in the respective bank. A10 sampled during a PRECHARGE

command determines whether the PRECHARGE applies to one bank (A10 LOW, bank

selected by BAx) or all banks (A10 HIGH). The address inputs also provide the op-code

during a LOAD MODE command. See the Pin Assignments table for density-specific ad-

dressing information.

Bank address inputs: Define the device bank to which an ACTIVE, READ, WRITE, or

PRECHARGE command is being applied. BA define which mode register (MR0, MR1,

MR2, or MR3) is loaded during the LOAD MODE command.

Clock: Differential clock inputs. All control, command, and address input signals are

sampled on the crossing of the positive edge of CK and the negative edge of CK#.

Clock enable: Enables (registered HIGH) and disables (registered LOW) internal circui-

try and clocks on the DRAM.

Data mask (x8 devices only): DM is an input mask signal for write data. Input data

is masked when DM is sampled HIGH, along with that input data, during a write ac-

cess. Although DM pins are input-only, DM loading is designed to match that of the

DQ and DQS pins.

On-die termination: Enables (registered HIGH) and disables (registered LOW) termi-

nation resistance internal to the DDR3 SDRAM. When enabled in normal operation,

ODT is only applied to the following pins: DQ, DQS, DQS#, DM, and CB. The ODT input

will be ignored if disabled via the LOAD MODE command.

Parity input: Parity bit for Ax, RAS#, CAS#, and WE#.

Command inputs: RAS#, CAS#, and WE# (along with S#) define the command being

entered.

Reset: RESET# is an active LOW asychronous input that is connected to each DRAM

and the registering clock driver. After RESET# goes HIGH, the DRAM must be reinitial-

ized as though a normal power-up was executed.

Chip select: Enables (registered LOW) and disables (registered HIGH) the command

decoder.

Serial address inputs: Used to configure the temperature sensor/SPD EEPROM ad-

dress range on the I

2

C bus.

Serial clock for temperature sensor/SPD EEPROM: Used to synchronize communi-

cation to and from the temperature sensor/SPD EEPROM on the I

2

C bus.

Check bits: Used for system error detection and correction.

Data input/output: Bidirectional data bus.

Data strobe: Differential data strobes. Output with read data; edge-aligned with

read data; input with write data; center-aligned with write data.

BAxInput

CKx,

CKx#

CKEx

DMx

Input

Input

Input

ODTxInput

Par_In

RAS#, CAS#, WE#

RESET#

Input

Input

Input

(LVCMOS)

Input

Input

Input

I/O

I/O

I/O

Sx#

SAx

SCL

CBx

DQx

DQSx,

DQSx#

质量等级领域:宇航级IC、特军级IC、超军级IC、普军级IC、禁运IC、工

业级IC，军级二三极管，功率管等;

应用领域:航空航天、船舶、汽车电子、军用计算机、铁路、医疗电子、通

信网络、电力工业以及大型工业设备

祝您:工作顺利，生活愉快!

以深圳市美光存储技术有限公司提供的参数为例，以下为MT16KTF1G64HZ-1G6E1的详细参数，仅

供参考

4GB, 8GB (x64, DR) 204-Pin 1.35V DDR3L SODIMM

Functional Block Diagram

Functional Block Diagram

Figure 2: Functional Block Diagram (PCB 0900, R/C-F)

S1#

S0#

DQS0#

DQS0

DM0

DM CS# DQ DQS#

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

ZQ

DQS4#

DQS4

DM4

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U1

U16

U9

U18

DQS1#

DQS1

DM1

V

SS

V

SS

DQS5#

DQS5

DM5

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U7

U20

U12

U5

DQS2#

DQS2

DM2

V

SS

V

SS

DQS6#

DQS6

DM6

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U2

U15

U17

U10

DQS3#

DQS3

DM3

V

SS

V

SS

ZQ

V

SS

DQS7#

DQS7

DM7

DM CS# DQ DQS#

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

DM CS# DQ DQS#

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U19

U8

U11

U6

V

SS

ZQ

V

SS

V

SS

ZQ

V

SS

Rank 0 = U1, U2, U7, U9, U11, U12, U17, U19

Rank 1 = U5, U6, U8, U10, U15, U16, U18, U20

BA[2:0]

A[15/14:0]

RAS#

CAS#

WE#

CKE0

CKE1

ODT0

ODT1

RESET#

BA[2:0]: DDR3 SDRAM

A[15/14:0]: DDR3 SDRAM

RAS#: DDR3 SDRAM

CAS#: DDR3 SDRAM

WE#: DDR3 SDRAM

CKE0: Rank 0

CKE1: Rank 1

ODT0: Rank 0

ODT1: Rank 1

RESET#: DDR3 SDRAM

SCL

U14

SPD EEPROM

WP

A0A1

A2

V

SS

SA0SA1

V

SS

SDA

CK0

CK0#

CK1

CK1#

Rank 0

Rank 1

V

DDSPD

V

DD

V

TT

V

REFCA

SPD EEPROM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

Command, address and clock line terminations

CKE[1:0], A[15/14:0],

RAS#, CAS#, WE#,

S#[1:0], ODT[1:0], BA[2:0]

DDR3

SDRAM

V

TT

DDR3

SDRAM

V

REFDQ

V

SS

CK[1:0]

CK#[1:0]

V

DD

Note:

1.

The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor

that is tied to ground. It is used for the calibration of the component’s ODT and output

driver.

4GB, 8GB (x64, DR) 204-Pin 1.35V DDR3L SODIMM

Functional Block Diagram

Figure 3: Functional Block Diagram (PCB 1569, R/C-F3)

S1#

S0#

DQS0#

DQS0

DM0

DM CS# DQ DQS#

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

ZQ

DQS4#

DQS4

DM4

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U2

U14

U8

U16

V

SS

DQS1#

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

V

SS

DQS5#

DQS5

DM5

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U6

U18

U12

U4

DQS2#

DQS2

DM2

V

SS

V

SS

DQS6#

DQS6

DM6

V

SS

ZQ

V

SS

DM CS# DQ DQS#

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

U3

U13

U15

U9

V

SS

V

SS

ZQ

DQS3#

DQS3

DM3

DM CS# DQ DQS#

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

DQS7#

DQS7

DM7

DM CS# DQ DQS#

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

ZQ

DM CS# DQ DQS#

DQ

DQ

DQ

DQ

DQ

DQ

DQ

DQ

V

SS

U17

U7

U11

U5

V

SS

ZQ

V

SS

ZQ

V

SS

V

SS

Rank 0 = U2, U3, U6, U7, U8, U11, U12, U15

Rank 1 = U4, U5, U7, U19, U13, U14, U16, U18

BA[2:0]

A[14:0]

RAS#

CAS#

WE#

CKE0

CKE1

ODT0

ODT1

RESET#

BA[2:0]: DDR3 SDRAM

A[14:0]: DDR3 SDRAM

RAS#: DDR3 SDRAM

CAS#: DDR3 SDRAM

WE#: DDR3 SDRAM

CKE0: Rank 0

CKE1: Rank 1

ODT0: Rank 0

ODT1: Rank 1

RESET#: DDR3 SDRAM

SCL

U10

SPD EEPROM

WP

A0A1

A2

SDA

CK0

CK0#

CK1

CK1#

Rank 0

Rank 1

V

SS

SA0SA1

V

SS

V

DDSPD

V

DD

V

TT

V

REFCA

SPD EEPROM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

DDR3 SDRAM

Command, address and clock line terminations

CKE[1:0], A[14:0],

RAS#, CAS#, WE#,

ODT[1:0], BA[2:0]

DDR3

SDRAM

V

TT

DDR3

SDRAM

V

DD

V

REFDQ

V

SS

CK[1:0]

CK#[1:0]

Note:

ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor

that is tied to ground. It is used for the calibration of the component’s ODT and output

driver.