2024年4月9日发(作者：端木以晴)
爱手册爱翻译 中为电子科技
DDR3布局布线
译自 飞思卡尔官方文档
Hardware Development Guide
for 6Quad, 6Dual, 6DualLite,
6Solo Families of
Applications Processors
IMX6 Serial Layout Recommendations
Document revision history
Date
2015‐02‐04
Revision
1.0
第一次撰稿
Changes
isMain elec tech studio All rights reserved
Date：2015‐02‐04 Revision：1.0 Author：eco
E‐mai：zhongweidianzikeji@ QQ：2970904654
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目录
1.
DDR原理性连接框图 ....................................................................................................... 3
2. DDR布局布线规则 ............................................................................................................... 4
3. DDR布线细节 ....................................................................................................................... 5
3.1 数据线的交换 ................................................................................................................ 6
3.2 DDR3（64bits）T型拓扑介绍 ....................................................................................... 6
3.3 DDR3（64bits）Fly‐by型拓扑介绍 ............................................................................... 6
3.4 2GB DDR布局布线建议 ................................................................................................. 6
3.5 4GB DDR布局布线建议 ................................................................................................. 7
4. DDR布局布线实例 ............................................................................................................... 8
4.1 4片DDR T型拓扑实例 .................................................................................................. 8
4.2 8片DDR Fly‐by型拓扑实例 ........................................................................................ 12
5. 高速信号布线建议 ............................................................................................................ 19
6. 地平面设计建议 ................................................................................................................ 19
7. DDR POWER布线建议 ........................................................................................................ 21
8. 参考 .................................................................................................................................... 23
9. 声明 .................................................................................................................................... 23
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1. DDR原理性连接框图
图1、图2为6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与6DQ/SDL连接示意图
图2 LPDDR2与6DQ/SDL连接示意图
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2. DDR布局布线规则
DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，
共计4片DDR3芯片，顶层、底层各两片。DDR应该尽量靠近CPU，这样可以减小寄生参数
和传播延时。
图3 DDR和去耦电容的布局
DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是
简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，
并不推荐使用该种方法。各信号线布线长度要求如表1所示。
表1 所有信号线等长的布线方式
以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当
中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规
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则。表2给出了以字节为单位分组等长布线要求。
表2 以字节为单位分组等长
1. Clock(min):Clock的最短长度，因为它有一个±5mil的容差
最后，还有一个需要注意的是阻抗匹配问题，推荐单端50Ω，差分100Ω。
3. DDR布线细节
6 DDR的布线，可以将所有信号分成3组：数据线组、地址线组和控制线组，每组
各自设置自己的布线规则，但同时也要考虑组与组之间的规则。
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DDR原理性连接框图 ....................................................................................................... 3
2. DDR布局布线规则 ............................................................................................................... 4
3. DDR布线细节 ....................................................................................................................... 5
3.1 数据线的交换 ................................................................................................................ 6
3.2 DDR3（64bits）T型拓扑介绍 ....................................................................................... 6
3.3 DDR3（64bits）Fly‐by型拓扑介绍 ............................................................................... 6
3.4 2GB DDR布局布线建议 ................................................................................................. 6
3.5 4GB DDR布局布线建议 ................................................................................................. 7
4. DDR布局布线实例 ............................................................................................................... 8
4.1 4片DDR T型拓扑实例 .................................................................................................. 8
4.2 8片DDR Fly‐by型拓扑实例 ........................................................................................ 12
5. 高速信号布线建议 ............................................................................................................ 19
6. 地平面设计建议 ................................................................................................................ 19
7. DDR POWER布线建议 ........................................................................................................ 21
8. 参考 .................................................................................................................................... 23
9. 声明 .................................................................................................................................... 23
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1. DDR原理性连接框图
图1、图2为6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与6DQ/SDL连接示意图
图2 LPDDR2与6DQ/SDL连接示意图
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2. DDR布局布线规则
DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，
共计4片DDR3芯片，顶层、底层各两片。DDR应该尽量靠近CPU，这样可以减小寄生参数
和传播延时。
图3 DDR和去耦电容的布局
DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是
简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，
并不推荐使用该种方法。各信号线布线长度要求如表1所示。
表1 所有信号线等长的布线方式
以字节为单位分组等长布线，该种布线方式以“小组”为单位作等长处理，实际工程当
中等长处理容易实现，但是这种方式约束规则较为复杂，毕竟每“小组”都需要一个约束规
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则。表2给出了以字节为单位分组等长布线要求。
表2 以字节为单位分组等长
1. Clock(min):Clock的最短长度，因为它有一个±5mil的容差
最后，还有一个需要注意的是阻抗匹配问题，推荐单端50Ω，差分100Ω。
3. DDR布线细节
6 DDR的布线，可以将所有信号分成3组：数据线组、地址线组和控制线组，每组
各自设置自己的布线规则，但同时也要考虑组与组之间的规则。
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