2024年4月23日发(作者：贰莉)
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２００８年９月
第３１卷第３期
湖南师范大学自然科学学报
Ｊｏｕｒｎａｌ ｏｆＮａｔｕｒａｌ Ｓｃｉｅｎｃｅ ｏｆＨｕｎａｎ Ｎｏｒｍａｌ Ｕｎｉｖｅｒｓｉｔｙ
Ｖ０１．３１ Ｎｏ．３
ｃｐ．，２００８ Ｓ
基于改进ＦＤＲ算法的ＳＯＣ测试编码方法
廖
（１．武汉理工大学理学院，中国武汉
摘要
红 ，余燕
４３００７０；２．中南大学物理科学与技术学院，中国长沙４１００８３）
针对集成电路测试数据的特点，提出一种改进ＦＤＲ压缩、解压算法，它采用对预先计算的测试集中的
…０’和“１”的长度进行交替编码的方式来压缩测试集，提高了编码效率．提出的测试数据压缩方案的解码器硬件结
构非常简单，并提出了一种基于有限状态机的ＦＤＲ解压缩算法的实现方案，只需极少的电路资源即可实现．仿真实
验结果表明，改进ＦＤＲ编码算法的数据压缩效果在大多数情况下，优于游程编码和ＦＤＲ编码．
关键词ＡＴＥ；测试集；游程编码
ＴＭ１３１．５ 文献标识码Ａ 文章编号１０００－２５３７（２００８）０３４３０３７－０５ 中图分类号
Ａｎ Ｉｍｐｒｏｖｅｄ ＦＤＲ Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｅｎｃｏｄｉｎｇ Ｔｅｓｔ—Ｄａｔａ ｏｆ ＳＯＣ
ＬＩＡＯ Ｈｏｎｇ，ＹＵ Ｙａｎ
（１．Ｔｈｅ ＣｏＵｅｇｅ ｏｆ Ｓｃｉｅｎｃｅ，Ｗｕｈａｎ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｗｕｈａｎ ４３００７０，Ｃｈｉｎａ；
２．Ｔｈｅ Ｓｃｈｏｏｌ ｏｆ Ｐｈｙｓｉｃｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｎｏｌｈｏｙ，ｇＣｅｎｔｒａｌ Ｓｏｕｔｈ Ｕｎｉｖｅｒｓｉｙ，Ｃｈａｎｇｔｓｈａ ４１００８３，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ Ｄｅｓｉｇｎ ｆｏｒ ｔｅｓｔ ｉｓ ａｌｌ ｉｍｐｏｒｔａｎｔ ｐｒｏｂｌｅｍ ｉｎ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｄｅｓｉｎ．Ａｎｄ ｃｏｍｐｒｇｅｓｓｉｏｎ ｏｆ
ｔｅｓｔ－ｄａｔａ ｆｏｒ ＩＣ ｃｈｅｃｋｉｎｇ ｉｓ ｃｒｉｉｔｃａｌ ｔｅｃｈｎｉｑｕｅ ｔｏ ｉｍｐｒｏｖｅ ＡＴＥ’Ｓ ｐｅｒｆｏｒｍａｎｃｅ．Ａｎ ｉｍｐｒｏｖｅｄ ＦＤＲ ａｌｇｏｒｉｔｈｍ ｂａｓｅｄ ｏｎ
ｈｅ ｃｈａｒｔａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＩＣ ｔｅｓｔ—ｄａｔａ ｉｓ ｐｒｏｐｏｓｅｄ．ｗｈｉｃｈ ｅｎｃｏｄｅｓ ｔｈｅ ｌｅｎｇｔｈ ｏｆ“１’’ａｎｄ“０”ａｌｔｅｒｎａｔｅｌｙ．Ａｎｄ ｔｈｅ ｃｉｒ－
ｃｕｉｔ ｓｔｒｕｃｔｕｒｅ ｏｆ ｄｅｃｏｄｅｒ ｉｓ ｖｅｒｙ ｓｉｍｐｌｅ，ｗｈｉｃｈ ｃｏｕｌｄ ｂｅ ｉｍｐｌｅｍｅｎｔｅｄ ｗｉｈ ｔｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ．Ｉｎ ｍｏｓｔ ｏｆ ｈｅ ｅｘ—ｔ
ｐｅｒｉｍｅｎｔｓ，ｔｈｅ ｐｒｏｐｏｓｅｄ ＦＤＲ ａｃｈｉｅｖｅｄ ｂｅｔｔｅｒ ｃｏｍｐｒｅｓｓｉｏｎ ｒｅｓｕｌｔｓ ｔｈａｎ ｒｕｎ－ｌｅｎｇｔｈ ｃｏｄｅｓ ａｎｄ ＦＤＲ ｃｏｄｅｓ．
Ｋｅｙ ｗｏｒｄｓ ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ；ｔｅｓｔ ｓｅｔ；ｒｕｎ—ｌｅｎｇｔｈ ｃｏｄｅ
１方法介绍
ＳＯＣ系统中包括很多可复用的ＩＰ核．随着设计技术的提高，集成电路的设计规模也在逐渐增大．测试整
合在一个系统中的电路比分别测试它们要难的多．为了减少设计和制造成本，测试这些芯片一定要快速有
效．然而随着测试数据量的增多，ＡＴＥ（自动测试设备）的工具成本也越来越高…．对于芯片测试来说，减少
测试数据量和测试时间的技术变得非常重要．当前主要的测试思路是把一些测试资源从ＡＴＥ设备中分离出
来，主要有以下三种方法 Ｊ．
】）测试集的压缩．通过测试生成算法（ＡＴＰＧ）来压缩测试集，使进入ＡＴＥ设备的测试集减少．它不需要
额外的硬件电路，但是它可能会减少故障覆盖率【３】．
２）内建自测试设计（Ｂｕｉｌｔ—ｉｎ ｓｅｌｆ－Ｔｅｓｔ）．在集成电路内部增加产生激励和作测试分析的电路，使芯片不但
能完成逻辑功能，还能在外部给定测试方式命令时进行自我测试分析，并输出结果［４】．当然，使用这种测试
收稿１３期：２００８－０３．１２
基金项目：国家自然科学基金资助项目（５０４７４０５１）
作者简介：廖红（１９６６．），女，湖南新化人，武汉理工大学副教授．
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３８ 湖南师范大学自然科学学报 第３ｌ卷
方法，会使芯片面积增大很多．
３）测试数据压缩．采用游程编码，ＦＤＲ（Ｆｒｅｑｕｅｎｃｙ—ｄｉｒｅｃｔｅｄ Ｒｕｎ—
ｌｅｎｇｔｈ）等算法来压缩测试数据 Ｊ．通过对ＩＰ核供应商提供的测试集
进行编码，得到小很多的测试集 ，把 放人ＡＴＥ的内存中，同
时在芯片上设计一个解码单元， 解码后就可得到 ，如图１所示．
对于ＳＯＣ测试，本文采用的是第三种办法．该方法比采用ＡＴＰＧ
进行测试集压缩的方式更有效，同时不会降低故障率，比ＢＩＳＴ方式需
要的硬件面积更小，性价比更高．本文在ＦＤＲ算法基础上提出了一种 图１数据压缩方案的基本结构
改进的压缩算法．通过对预先计算的测试集中的“０”和“１”的长度进行交替编码的方式来压缩测试集．实验
结果证明，此算法在当前采用的几种压缩算法中，大多数情况下压缩率是最高的，而且实现的硬件也比较简
单，其解码器只需要一个六状态的ＦＳＭ（有限状态机），加上两个简单的计数器就可以了．
２游程压缩算法和ＦＤＲ压缩算法
２．１游程算法
测试数据是由０和ｌ两个数字组成，如果用０和ｌ表示游程数据，用一个固定位长的码字来表示０和ｌ
的游程长度，这种算法就可以称为游程编码算法．假如我们采用３位长度的码字来进行游程编码，如果游程
长度超过７位（２。一１），则再用三位进行编码，举例如下：
输人数据流：００００００ １１１１１１ ０００００ １１１ ００００００００００ １１ ０００００００００００００（４５ ｂｉｔｓ）
（０，６） （１，６） （Ｏ，５） （１，３） （０，１０） （１，２） （０，１３）
编码后：０ １１０ １ １１０ ０ １０１ １ ０１１ ０ １１１０１１ ｌ ０１０ ０ １１１１１０（３４ ｂｉｔｓ）
此算法的优点是原理简单，硬件实现容易，具有一定的压缩率．不足之处有两个．其一：对于一直变化的
游程，采用固定的编码位数，不太灵活．游程偏大或者偏小压缩率都不高．其二：由于测试码不像图像的像素，
它只有０，ｌ两种变化，所以每一次都使用０，Ｉ作为游程开头来表示游程，会增大编码位数．
２．２ ＦＤＲ算法
为了克服游程编码算法的编码长度限制，文献［８］
给出了一种ＦＤＲ编码算法．ＦＤＲ算法的解码结构如图
ＡＴＥ Ｉ Ｉ
２所示．这种编码重新排列测试向量 并且相互异或
一
生成差分序列 其中 ＝｛ｄ，， ，…，ｄ ｝＝｛
巨 Ｉｃｎｈｔａｅｉｒｎ ａＣｌｏ ｌｆｒｃｅａ ｎ
ｔ１，ｔｌ ０ ｔ２，ｔ２ ０ ｔ３，…，ｔ 一１０ ｔ ｝．编码 ｉ 获得测试
ｕｎｄｅｒ ｔｅｓｔ
集 ．译码时使用一个循环扫描寄存器ＣＳＲ，再进行
差分运算还原测试集 ．在编码之前因为首先进行了
图２ ＦＤＲ算法的解码硬件结构
异或运算，所以异或后得到的 数据流中０的个数相
对比较多，所以可以用数据流中的“０”的个数来代表整个数据流，而“ｌ”被当作游程个数为９．其编码字主要
特征是：每个编码字有一个前缀码，这个前缀不仅具有区分码字的作用，而且还能够表示一定长度信息，其尾
部分配同一前缀相同长度的二进制码．对应的编码表见表１．这种编码根据连续序列的长度分配不同长度的
编码，没有固定编码长度的约束，因此，能够更有效地压缩测试数据．举例如下：
输人数据流：００００００ １１ｌ１ｌ１ ０００００ １１１ ００００００００００ １１ ００００Ｏ０ｏ０ｏ０ｏｏ０（４５ ｂｉｓｔ）
异或：００００００ １ １ １ ｌｌ ００００００ １ １ ０００００００００００ １ ０１Ｘ）００００００ｔＸｌｌ￣
编码后码字：１ １００００ ００００００００００ １ １００００ ００００ ｌ １０１０１ ００ ｌ １０１ ｌ １（４０ ｂｉｔｓ）
此算法的优点是在传统游程编码的基础上，通过异或测试向量，然后采用如表ｌ的编码规则，提高了编
码的灵活性，提高了编码效率．不足之处是当测试数据中含连续ｌ较多的话，编码效率比较低，同时从图２可
以看出，此算法的译码结构除了一个有限状态机和两个计数器组成的译码部件以外，还需加一个循环扫描寄
存器ＣＳＲ．
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第３期 廖红等：基于改进ＦＤＲ算法的ＳＯＣ测试编码方法
３改进的ＦＤＲ算法及其解码器的实现
３．１改进的ＦＩＤＲ算法
为了适应各种测试向量，进一步提高编码效率，我们在ＦＤＲ编码基础上提出了一种改进的游程编码算
法．在此算法中，用交替的０和１游程长度来表示整个数据流．同时由于不存在游程Ｏ，所以可以改进ＦＤＲ的
编码表．改进的ＦＤＲ压缩算法，它的编码表见表２．
表１ ＦＤＲ编码表 表２改进的ＦＤＲ编码表
表２同表ｌ相比去除了０游程．它有以下几个特点：
１）码字的前部分和后部分的的编码位数相同．例如：对于Ａ 都是１比特，对于Ａ ，都是２比特．
２）对于群组Ａ ，前部分编码位数等于 ．例如：对于群组Ａ：，前部分编码位数等于２．
３）对于群组Ａ ，它包括的游程￡游程需满足下列关系２‘一２＜Ｌ游程≤２” 一２．例如对于群组Ａ３，它包括的
游程需满足２ 一２＜ 游程≤２¨ 一２，也即｛７，８，９，１０，ｌ１，ｌ２，１３，１４｝．
４）假设Ｐ代表码字前部，ｔ代表码字后部，（ｐ，ｔ）代表整个码字，它和群组中游程ｒ的关系是：ｒ ｎ（ｐ）＋
ｎ（１）＋１，其中 （ｐ）代表码字前部转化为十进制的数据，ｎ（ｔ）代表后部转化为十进制的数据．例如：对于Ａ，
群组中的游程ｌＯ，它可以表示：１０＝ （１ｌＯ）＋ （１００）＋１＝６＋４＋１．
５）对于群组Ａ ，码字前部分最后一位为０，其余都是１，这使硬件实现比较简单．例如对于群组Ａ，，它的
前部分为ｌ１Ｏ，最后一位为０，其余都为１．对于群组Ａ ，它的前半部分为１１１０，道理也是一样的．
在编码时，同ＦＤＲ编码不同，它对于“０”和“１”游程交替编码．同时根据测试数据流第１位是０还是１来
固定编码和译码时第一位是代表０游程还是１游程．编码举例如下，数据流第１位是Ｏ，因此编码后的１０１１
代表０的游程个数为６．
输人数据流：００００００ １ｌ１１１ｌ ０００００ １１１ ００００００００００ １１ ｏｏｏ００ｏｏｏｏｏｏｏｏ（４５ ｂｉｔｓ）
６ ６ ５ ３ １０ ２ １３
编码后０ １０１１ １０１１ １０１０ １０００ １１００１１ Ｏ１ ｌ１０１１０（３１ ｂｉｔｓ）
的码字： ａ＝０ ａ＝ｌ ａ＝０ ａ＝ｌ ａ＝０ ａ＝ｌ ａ＝０
由此看出，它和ＦＤＲ码相比，由于对１也进行编码，因此算法更灵活，效率更高．
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湖南师范大学自然科学学报 第３１卷
３．２解码器的实现
放在芯片内部的是解码器，因此我们只关心解码器的实现．解码器的结构方框图如图３．其原理简单表
述如下：
１）Ｃｏｕｎｔｅｒｌ和ｃｏｕｎｔｅｒ２初始设置为０．ＡＴＥ通过
Ｅｎ
＿
ＡＴＥ发出“ｌ”给ＦＳＭ，表明ＡＴＥ准备好．ＦＳＭ通
过Ｅｎ—ＦＳＭ发出高电平“ｌ”给ＡＴＥ，然后ＡＴＥ开始输
入数据．
２）第一位数据如果是“０”，则ＦＳＭ让Ｔ触发器
初始为“０”，如果第一位数据是“１”，则初始为“１”．
３）通过Ｂｉｔ—ｉｎ把数据输入Ｃｏｕｎｔｅｒｌ计数器，根
据改进的ＦＤＲ编码表，可知，当码字前部最后一位为
“０”时，表示前部发送完毕．Ｃｏｕｎｔｅｒｌ每得到一个数
据，Ｃｏｕｎｔｅｒ２加１，直到码字前部接收完为止．假如码
字前部位长为ｋ，则需花费ｋ个时钟．
４）码字前部接收完以后，Ｃｏｕｎｔｅｒｌ每时钟减一，Ｔ
触发器通过ｏｕｔ开始输出“０”或者“１”（根据编码第
一
位来确定），直到Ｃｏｕｎｔｅｒｌ减为“０”，需花费２ 一２
个时钟．
５）Ｃｏｕｎｔ
ｅｒｌ减为“０”后，Ｃｏｕｎｔｅｒ２开始减一，同时 图３ ＦＤＲ编码算法的解码器结构图
ｂｉｔ
＿
ｉｎ输入码字后部到Ｃｏｕｎｔｅｒｌ，直到Ｃｏｕｎｔｅｒ２减为“０”，就不再输入，表示码字后部输入完毕．因为码字后
部和前部位长相同，所以从ＡＴＥ输入码字后部到芯片需花费ｋ个时钟．
６）Ｃｏｕｎｔｅｒｌ每时钟减一，Ｏｕｔ输出数据，直到Ｃｏｕｎｔｅｒｌ减为０后，再多输出一位数据．假设码字后部二进
制所代表的十进制为ｉ，则需花费ｉ＋１个时钟．码字后部数据输出最后一位的同时给ｔ高电平，使Ｔ触发器翻
转．如果继续输人测试数据，重复步骤（３）．如果输人新的测试数据，重复步骤（１）．
从以上六步原理出发，每步作为一个状态，实现解码器只需要六状态的有限状态机一个加上 ｂｉｔ的计
数器和ｌｏｇ：Ｋ＋１ ｂｉｔ计数器各一个．实现后综合的面积也非常小．
４测试分析及实验结果
４．１测试时间分析
我们现在假设只用一条测试链进行测试．由于芯片上插入了解码器，因此ＡＴＥ和芯片里的扫描链可以
运行于两个不同的频率厂ＡＴＥ和 如图１．从图１可以看出，测试数据从ＡＴＥ进入芯片到完成芯片的测试时
间０经压缩＝ｔ＾ＴＥ＿ｃｈ．ｐ ４－ 解码器４－０扫描链测试．对于一个码字前部位长为 ，后部二进制转化十进制后为ｉ的码字，在有
解码器插入的情况下，从解码器运行时序中可以推出时间开销为：
ｔａｒｔ－ｃｈｉｐ＝２ ，
解码器＝（２‘一２＋ｉ＋１）／ｆｏｈＩｐ＝（２ 一１＋ ）／二 ｉｐ．
假设每个数据在进行扫描链测试时需ｑ个时钟（ｑ≥１），则
‘扫描链测试＝（２ 一ｌ ４－ ）×ｑ／ｆ，ｈｉｐ．
由于ＡＴＥ设备的运行频率 和芯片的运行频率 一般都存在比例关系．假设
ｈｉ ＝ ＴＥ（口＝２ ，，ｌ为正整数，口常取４，８，ｌ６ ）．
所以采用压缩结构需时问为
ｔ经压缩＝ｔｎＴＥ
－
ｅｈｌｐ＋￡解码器＋￡扫描链测试＝
２ ＴＥ＋（２ 一ｌ＋ ） ｈ ＋（２ 一ｌ＋ ）×ｑ／ｆｏｈ｜ｐ＝
２ｋ／ｆ＾ｒＥ＋（２ 一ｌ＋ｉ）／ ＋（２ 一１＋ｉ）×ｑ／ｑ ．ｒＥ．
不采用压缩结构需时间为
‘不经压缩 ｔＡｒＥ．ｃｈｉｐ＋‘扫描链测试 （２ 一１十 ）／ｆＡＴＥ＋（２‘一１＋ｉ）×ｇ／ １Ｅ，
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第３期 廖红等：基于改进ＦＤＲ算法的ＳＯＣ测试编码方法 ４１
￡经压缩／ 不经压缩＝２ｋ／［（２七一１＋ ）×（ｑ＋１）］＋１／ａ．
由于口≥２，后≥１， ≥Ｏ，ｑ≥１，可以得出大多数情况下￡经压缩／ 经压缩＜１，所以在大多数情况下经压缩后测
试时间是减少的．同时，对于ＦＤＲ解码器来说，它的解码器设计和改进的ＦＤＲ解码器设计相比，多了一个循
环扫描寄存器ＣＳＲ电路来进行反异或运算，因此在译码码字相同的情况下，改进的ＦＤＲ解码器由于不需要
进行反异或运算，时间比ＦＤＲ算法要少．
４．２实验结果
＝
用Ｃ语言编写了一个随机数据发生器来模拟芯片测试集，把此测试集输入编码器得到压缩率．压缩率
（Ｔｏ一 ）／Ｔｏ．结果如表３．
对比了游程编码算法（采用３位编码），ＦＤＲ算法和改进的ＦＤＲ算法之间的压缩率．从表中可以看出，
如果数据中“０”或者“１”游程多数为３位的话，采用３位游程编码算法是最有效率的，如表３中的编号４．如
果输入数据“０”“１”游程比较平均，采用改进的ＦＤＲ算法优势最明显．
表３ ３种编码算法的压缩率比较
４ 结语
所提出的一种改进ＳＯＣ测试数据的编码方案，有效地压缩了测试数据存储量，以及证明了它是如何减
少测试应用时间．这一方案仅仅依据一个预先计算出的测试集，交替编码其中的“０”、“１”长度，并且在芯片
上嵌入解码器，独立于被测试电路．与同类型的编码方案相比较，这一方案不仅具有更高的压缩率，更少的测
试时间，而且更广泛地适应于不同的编码对象，尤其对测试数据流中含有变化较多的数据位，更能够体现出
其优越性．同时大大降低了ＡＴＥ测试的花费．
参考文献：
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关键词ＡＴＥ；测试集；游程编码
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（１．Ｔｈｅ ＣｏＵｅｇｅ ｏｆ Ｓｃｉｅｎｃｅ，Ｗｕｈａｎ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｗｕｈａｎ ４３００７０，Ｃｈｉｎａ；
２．Ｔｈｅ Ｓｃｈｏｏｌ ｏｆ Ｐｈｙｓｉｃｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｎｏｌｈｏｙ，ｇＣｅｎｔｒａｌ Ｓｏｕｔｈ Ｕｎｉｖｅｒｓｉｙ，Ｃｈａｎｇｔｓｈａ ４１００８３，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ Ｄｅｓｉｇｎ ｆｏｒ ｔｅｓｔ ｉｓ ａｌｌ ｉｍｐｏｒｔａｎｔ ｐｒｏｂｌｅｍ ｉｎ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｄｅｓｉｎ．Ａｎｄ ｃｏｍｐｒｇｅｓｓｉｏｎ ｏｆ
ｔｅｓｔ－ｄａｔａ ｆｏｒ ＩＣ ｃｈｅｃｋｉｎｇ ｉｓ ｃｒｉｉｔｃａｌ ｔｅｃｈｎｉｑｕｅ ｔｏ ｉｍｐｒｏｖｅ ＡＴＥ’Ｓ ｐｅｒｆｏｒｍａｎｃｅ．Ａｎ ｉｍｐｒｏｖｅｄ ＦＤＲ ａｌｇｏｒｉｔｈｍ ｂａｓｅｄ ｏｎ
ｈｅ ｃｈａｒｔａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＩＣ ｔｅｓｔ—ｄａｔａ ｉｓ ｐｒｏｐｏｓｅｄ．ｗｈｉｃｈ ｅｎｃｏｄｅｓ ｔｈｅ ｌｅｎｇｔｈ ｏｆ“１’’ａｎｄ“０”ａｌｔｅｒｎａｔｅｌｙ．Ａｎｄ ｔｈｅ ｃｉｒ－
ｃｕｉｔ ｓｔｒｕｃｔｕｒｅ ｏｆ ｄｅｃｏｄｅｒ ｉｓ ｖｅｒｙ ｓｉｍｐｌｅ，ｗｈｉｃｈ ｃｏｕｌｄ ｂｅ ｉｍｐｌｅｍｅｎｔｅｄ ｗｉｈ ｔｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ．Ｉｎ ｍｏｓｔ ｏｆ ｈｅ ｅｘ—ｔ
ｐｅｒｉｍｅｎｔｓ，ｔｈｅ ｐｒｏｐｏｓｅｄ ＦＤＲ ａｃｈｉｅｖｅｄ ｂｅｔｔｅｒ ｃｏｍｐｒｅｓｓｉｏｎ ｒｅｓｕｌｔｓ ｔｈａｎ ｒｕｎ－ｌｅｎｇｔｈ ｃｏｄｅｓ ａｎｄ ＦＤＲ ｃｏｄｅｓ．
Ｋｅｙ ｗｏｒｄｓ ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ；ｔｅｓｔ ｓｅｔ；ｒｕｎ—ｌｅｎｇｔｈ ｃｏｄｅ
１方法介绍
ＳＯＣ系统中包括很多可复用的ＩＰ核．随着设计技术的提高，集成电路的设计规模也在逐渐增大．测试整
合在一个系统中的电路比分别测试它们要难的多．为了减少设计和制造成本，测试这些芯片一定要快速有
效．然而随着测试数据量的增多，ＡＴＥ（自动测试设备）的工具成本也越来越高…．对于芯片测试来说，减少
测试数据量和测试时间的技术变得非常重要．当前主要的测试思路是把一些测试资源从ＡＴＥ设备中分离出
来，主要有以下三种方法 Ｊ．
】）测试集的压缩．通过测试生成算法（ＡＴＰＧ）来压缩测试集，使进入ＡＴＥ设备的测试集减少．它不需要
额外的硬件电路，但是它可能会减少故障覆盖率【３】．
２）内建自测试设计（Ｂｕｉｌｔ—ｉｎ ｓｅｌｆ－Ｔｅｓｔ）．在集成电路内部增加产生激励和作测试分析的电路，使芯片不但
能完成逻辑功能，还能在外部给定测试方式命令时进行自我测试分析，并输出结果［４】．当然，使用这种测试
收稿１３期：２００８－０３．１２
基金项目：国家自然科学基金资助项目（５０４７４０５１）
作者简介：廖红（１９６６．），女，湖南新化人，武汉理工大学副教授．
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３８ 湖南师范大学自然科学学报 第３ｌ卷
方法，会使芯片面积增大很多．
３）测试数据压缩．采用游程编码，ＦＤＲ（Ｆｒｅｑｕｅｎｃｙ—ｄｉｒｅｃｔｅｄ Ｒｕｎ—
ｌｅｎｇｔｈ）等算法来压缩测试数据 Ｊ．通过对ＩＰ核供应商提供的测试集
进行编码，得到小很多的测试集 ，把 放人ＡＴＥ的内存中，同
时在芯片上设计一个解码单元， 解码后就可得到 ，如图１所示．
对于ＳＯＣ测试，本文采用的是第三种办法．该方法比采用ＡＴＰＧ
进行测试集压缩的方式更有效，同时不会降低故障率，比ＢＩＳＴ方式需
要的硬件面积更小，性价比更高．本文在ＦＤＲ算法基础上提出了一种 图１数据压缩方案的基本结构
改进的压缩算法．通过对预先计算的测试集中的“０”和“１”的长度进行交替编码的方式来压缩测试集．实验
结果证明，此算法在当前采用的几种压缩算法中，大多数情况下压缩率是最高的，而且实现的硬件也比较简
单，其解码器只需要一个六状态的ＦＳＭ（有限状态机），加上两个简单的计数器就可以了．
２游程压缩算法和ＦＤＲ压缩算法
２．１游程算法
测试数据是由０和ｌ两个数字组成，如果用０和ｌ表示游程数据，用一个固定位长的码字来表示０和ｌ
的游程长度，这种算法就可以称为游程编码算法．假如我们采用３位长度的码字来进行游程编码，如果游程
长度超过７位（２。一１），则再用三位进行编码，举例如下：
输人数据流：００００００ １１１１１１ ０００００ １１１ ００００００００００ １１ ０００００００００００００（４５ ｂｉｔｓ）
（０，６） （１，６） （Ｏ，５） （１，３） （０，１０） （１，２） （０，１３）
编码后：０ １１０ １ １１０ ０ １０１ １ ０１１ ０ １１１０１１ ｌ ０１０ ０ １１１１１０（３４ ｂｉｔｓ）
此算法的优点是原理简单，硬件实现容易，具有一定的压缩率．不足之处有两个．其一：对于一直变化的
游程，采用固定的编码位数，不太灵活．游程偏大或者偏小压缩率都不高．其二：由于测试码不像图像的像素，
它只有０，ｌ两种变化，所以每一次都使用０，Ｉ作为游程开头来表示游程，会增大编码位数．
２．２ ＦＤＲ算法
为了克服游程编码算法的编码长度限制，文献［８］
给出了一种ＦＤＲ编码算法．ＦＤＲ算法的解码结构如图
ＡＴＥ Ｉ Ｉ
２所示．这种编码重新排列测试向量 并且相互异或
一
生成差分序列 其中 ＝｛ｄ，， ，…，ｄ ｝＝｛
巨 Ｉｃｎｈｔａｅｉｒｎ ａＣｌｏ ｌｆｒｃｅａ ｎ
ｔ１，ｔｌ ０ ｔ２，ｔ２ ０ ｔ３，…，ｔ 一１０ ｔ ｝．编码 ｉ 获得测试
ｕｎｄｅｒ ｔｅｓｔ
集 ．译码时使用一个循环扫描寄存器ＣＳＲ，再进行
差分运算还原测试集 ．在编码之前因为首先进行了
图２ ＦＤＲ算法的解码硬件结构
异或运算，所以异或后得到的 数据流中０的个数相
对比较多，所以可以用数据流中的“０”的个数来代表整个数据流，而“ｌ”被当作游程个数为９．其编码字主要
特征是：每个编码字有一个前缀码，这个前缀不仅具有区分码字的作用，而且还能够表示一定长度信息，其尾
部分配同一前缀相同长度的二进制码．对应的编码表见表１．这种编码根据连续序列的长度分配不同长度的
编码，没有固定编码长度的约束，因此，能够更有效地压缩测试数据．举例如下：
输人数据流：００００００ １１ｌ１ｌ１ ０００００ １１１ ００００００００００ １１ ００００Ｏ０ｏ０ｏ０ｏｏ０（４５ ｂｉｓｔ）
异或：００００００ １ １ １ ｌｌ ００００００ １ １ ０００００００００００ １ ０１Ｘ）００００００ｔＸｌｌ￣
编码后码字：１ １００００ ００００００００００ １ １００００ ００００ ｌ １０１０１ ００ ｌ １０１ ｌ １（４０ ｂｉｔｓ）
此算法的优点是在传统游程编码的基础上，通过异或测试向量，然后采用如表ｌ的编码规则，提高了编
码的灵活性，提高了编码效率．不足之处是当测试数据中含连续ｌ较多的话，编码效率比较低，同时从图２可
以看出，此算法的译码结构除了一个有限状态机和两个计数器组成的译码部件以外，还需加一个循环扫描寄
存器ＣＳＲ．
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第３期 廖红等：基于改进ＦＤＲ算法的ＳＯＣ测试编码方法
３改进的ＦＤＲ算法及其解码器的实现
３．１改进的ＦＩＤＲ算法
为了适应各种测试向量，进一步提高编码效率，我们在ＦＤＲ编码基础上提出了一种改进的游程编码算
法．在此算法中，用交替的０和１游程长度来表示整个数据流．同时由于不存在游程Ｏ，所以可以改进ＦＤＲ的
编码表．改进的ＦＤＲ压缩算法，它的编码表见表２．
表１ ＦＤＲ编码表 表２改进的ＦＤＲ编码表
表２同表ｌ相比去除了０游程．它有以下几个特点：
１）码字的前部分和后部分的的编码位数相同．例如：对于Ａ 都是１比特，对于Ａ ，都是２比特．
２）对于群组Ａ ，前部分编码位数等于 ．例如：对于群组Ａ：，前部分编码位数等于２．
３）对于群组Ａ ，它包括的游程￡游程需满足下列关系２‘一２＜Ｌ游程≤２” 一２．例如对于群组Ａ３，它包括的
游程需满足２ 一２＜ 游程≤２¨ 一２，也即｛７，８，９，１０，ｌ１，ｌ２，１３，１４｝．
４）假设Ｐ代表码字前部，ｔ代表码字后部，（ｐ，ｔ）代表整个码字，它和群组中游程ｒ的关系是：ｒ ｎ（ｐ）＋
ｎ（１）＋１，其中 （ｐ）代表码字前部转化为十进制的数据，ｎ（ｔ）代表后部转化为十进制的数据．例如：对于Ａ，
群组中的游程ｌＯ，它可以表示：１０＝ （１ｌＯ）＋ （１００）＋１＝６＋４＋１．
５）对于群组Ａ ，码字前部分最后一位为０，其余都是１，这使硬件实现比较简单．例如对于群组Ａ，，它的
前部分为ｌ１Ｏ，最后一位为０，其余都为１．对于群组Ａ ，它的前半部分为１１１０，道理也是一样的．
在编码时，同ＦＤＲ编码不同，它对于“０”和“１”游程交替编码．同时根据测试数据流第１位是０还是１来
固定编码和译码时第一位是代表０游程还是１游程．编码举例如下，数据流第１位是Ｏ，因此编码后的１０１１
代表０的游程个数为６．
输人数据流：００００００ １ｌ１１１ｌ ０００００ １１１ ００００００００００ １１ ｏｏｏ００ｏｏｏｏｏｏｏｏ（４５ ｂｉｔｓ）
６ ６ ５ ３ １０ ２ １３
编码后０ １０１１ １０１１ １０１０ １０００ １１００１１ Ｏ１ ｌ１０１１０（３１ ｂｉｔｓ）
的码字： ａ＝０ ａ＝ｌ ａ＝０ ａ＝ｌ ａ＝０ ａ＝ｌ ａ＝０
由此看出，它和ＦＤＲ码相比，由于对１也进行编码，因此算法更灵活，效率更高．
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湖南师范大学自然科学学报 第３１卷
３．２解码器的实现
放在芯片内部的是解码器，因此我们只关心解码器的实现．解码器的结构方框图如图３．其原理简单表
述如下：
１）Ｃｏｕｎｔｅｒｌ和ｃｏｕｎｔｅｒ２初始设置为０．ＡＴＥ通过
Ｅｎ
＿
ＡＴＥ发出“ｌ”给ＦＳＭ，表明ＡＴＥ准备好．ＦＳＭ通
过Ｅｎ—ＦＳＭ发出高电平“ｌ”给ＡＴＥ，然后ＡＴＥ开始输
入数据．
２）第一位数据如果是“０”，则ＦＳＭ让Ｔ触发器
初始为“０”，如果第一位数据是“１”，则初始为“１”．
３）通过Ｂｉｔ—ｉｎ把数据输入Ｃｏｕｎｔｅｒｌ计数器，根
据改进的ＦＤＲ编码表，可知，当码字前部最后一位为
“０”时，表示前部发送完毕．Ｃｏｕｎｔｅｒｌ每得到一个数
据，Ｃｏｕｎｔｅｒ２加１，直到码字前部接收完为止．假如码
字前部位长为ｋ，则需花费ｋ个时钟．
４）码字前部接收完以后，Ｃｏｕｎｔｅｒｌ每时钟减一，Ｔ
触发器通过ｏｕｔ开始输出“０”或者“１”（根据编码第
一
位来确定），直到Ｃｏｕｎｔｅｒｌ减为“０”，需花费２ 一２
个时钟．
５）Ｃｏｕｎｔ
ｅｒｌ减为“０”后，Ｃｏｕｎｔｅｒ２开始减一，同时 图３ ＦＤＲ编码算法的解码器结构图
ｂｉｔ
＿
ｉｎ输入码字后部到Ｃｏｕｎｔｅｒｌ，直到Ｃｏｕｎｔｅｒ２减为“０”，就不再输入，表示码字后部输入完毕．因为码字后
部和前部位长相同，所以从ＡＴＥ输入码字后部到芯片需花费ｋ个时钟．
６）Ｃｏｕｎｔｅｒｌ每时钟减一，Ｏｕｔ输出数据，直到Ｃｏｕｎｔｅｒｌ减为０后，再多输出一位数据．假设码字后部二进
制所代表的十进制为ｉ，则需花费ｉ＋１个时钟．码字后部数据输出最后一位的同时给ｔ高电平，使Ｔ触发器翻
转．如果继续输人测试数据，重复步骤（３）．如果输人新的测试数据，重复步骤（１）．
从以上六步原理出发，每步作为一个状态，实现解码器只需要六状态的有限状态机一个加上 ｂｉｔ的计
数器和ｌｏｇ：Ｋ＋１ ｂｉｔ计数器各一个．实现后综合的面积也非常小．
４测试分析及实验结果
４．１测试时间分析
我们现在假设只用一条测试链进行测试．由于芯片上插入了解码器，因此ＡＴＥ和芯片里的扫描链可以
运行于两个不同的频率厂ＡＴＥ和 如图１．从图１可以看出，测试数据从ＡＴＥ进入芯片到完成芯片的测试时
间０经压缩＝ｔ＾ＴＥ＿ｃｈ．ｐ ４－ 解码器４－０扫描链测试．对于一个码字前部位长为 ，后部二进制转化十进制后为ｉ的码字，在有
解码器插入的情况下，从解码器运行时序中可以推出时间开销为：
ｔａｒｔ－ｃｈｉｐ＝２ ，
解码器＝（２‘一２＋ｉ＋１）／ｆｏｈＩｐ＝（２ 一１＋ ）／二 ｉｐ．
假设每个数据在进行扫描链测试时需ｑ个时钟（ｑ≥１），则
‘扫描链测试＝（２ 一ｌ ４－ ）×ｑ／ｆ，ｈｉｐ．
由于ＡＴＥ设备的运行频率 和芯片的运行频率 一般都存在比例关系．假设
ｈｉ ＝ ＴＥ（口＝２ ，，ｌ为正整数，口常取４，８，ｌ６ ）．
所以采用压缩结构需时问为
ｔ经压缩＝ｔｎＴＥ
－
ｅｈｌｐ＋￡解码器＋￡扫描链测试＝
２ ＴＥ＋（２ 一ｌ＋ ） ｈ ＋（２ 一ｌ＋ ）×ｑ／ｆｏｈ｜ｐ＝
２ｋ／ｆ＾ｒＥ＋（２ 一ｌ＋ｉ）／ ＋（２ 一１＋ｉ）×ｑ／ｑ ．ｒＥ．
不采用压缩结构需时间为
‘不经压缩 ｔＡｒＥ．ｃｈｉｐ＋‘扫描链测试 （２ 一１十 ）／ｆＡＴＥ＋（２‘一１＋ｉ）×ｇ／ １Ｅ，
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第３期 廖红等：基于改进ＦＤＲ算法的ＳＯＣ测试编码方法 ４１
￡经压缩／ 不经压缩＝２ｋ／［（２七一１＋ ）×（ｑ＋１）］＋１／ａ．
由于口≥２，后≥１， ≥Ｏ，ｑ≥１，可以得出大多数情况下￡经压缩／ 经压缩＜１，所以在大多数情况下经压缩后测
试时间是减少的．同时，对于ＦＤＲ解码器来说，它的解码器设计和改进的ＦＤＲ解码器设计相比，多了一个循
环扫描寄存器ＣＳＲ电路来进行反异或运算，因此在译码码字相同的情况下，改进的ＦＤＲ解码器由于不需要
进行反异或运算，时间比ＦＤＲ算法要少．
４．２实验结果
＝
用Ｃ语言编写了一个随机数据发生器来模拟芯片测试集，把此测试集输入编码器得到压缩率．压缩率
（Ｔｏ一 ）／Ｔｏ．结果如表３．
对比了游程编码算法（采用３位编码），ＦＤＲ算法和改进的ＦＤＲ算法之间的压缩率．从表中可以看出，
如果数据中“０”或者“１”游程多数为３位的话，采用３位游程编码算法是最有效率的，如表３中的编号４．如
果输入数据“０”“１”游程比较平均，采用改进的ＦＤＲ算法优势最明显．
表３ ３种编码算法的压缩率比较
４ 结语
所提出的一种改进ＳＯＣ测试数据的编码方案，有效地压缩了测试数据存储量，以及证明了它是如何减
少测试应用时间．这一方案仅仅依据一个预先计算出的测试集，交替编码其中的“０”、“１”长度，并且在芯片
上嵌入解码器，独立于被测试电路．与同类型的编码方案相比较，这一方案不仅具有更高的压缩率，更少的测
试时间，而且更广泛地适应于不同的编码对象，尤其对测试数据流中含有变化较多的数据位，更能够体现出
其优越性．同时大大降低了ＡＴＥ测试的花费．
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