一种基于V58300平台的集成电路功能测试系统设计-USB迷|专注于互联网分享

2024年4月27日发(作者：犹浩歌)

第19卷第3期

太赫兹科学与电子信息学报

Vo1.19，No.3

2021年6月

Journal of Terahertz Science and Electronic Information Technology

Jun.，2021

文章编号：2095-4980(2021)03-0537-04

一种基于V58300平台的集成电路功能测试系统设计

田强

1,2a,2b

，杨婉婉

*2a,2b

，李力南

，郭刚

3,4

，蔡莉

3,4

，刘海南

2a,2b

，罗家俊

2a,2b

(1.北京交通大学电子信息工程学院，北京 100044；2.中国科学院 a.微电子研究所；b.硅器件技术重点实验室，北京 100029；

3.中国原子能科学研究院核物理研究所，北京 102413；4.国防科技工业抗辐照应用技术创新中心，北京 102413)

摘要：基于中科院微电子所自主研发的V58300硬件平台，设计实现了一种集成电路功能

测试系统。该系统包含上位机与下位机两部分，通过在上位机实时更改测试系统相关I/O的定义

和输入的测试向量文件，即可自动完成对各种运行频率在25 MHz及以下，I/O数量在48位及以

下双列直插(DIP)封装集成电路的功能测试，实现了测试系统的通用化和低成本化。最后通过实验

证明本测试系统可以有效地对相关芯片进行功能测试。

关键词：现场可编程门阵列；集成电路测试；测试向量；功能测试

中图分类号：TN407 文献标志码：A doi：10.11805/TKYDA2019422

Design of an integrated circuit function test system based on V58300 platform

TIAN Qiang

1,2a,2b

，YANG Wanwan

2a,2b

，LI Linan，GUO Gang，CAI Li，LIU Hainan

13,43,42a,2b

，LUO Jiajun

2a,2b

( of Electronic and Information Engineering，Beijing Jiaotong University，Beijing 100044，China；

ute of Microelectronics； Laboratory of Silicon Device Technology，Chinese Academy of Sciences，Beijing 100029，China；

ment of Nuclear Physics, China Institute of Atomic Energy，Beijing 102413，China；ion Application Technology

Innovation Center of National Defense Technology Industry，Beijing 102413，China)

Abstract：Based on the V58300 hardware platform independently developed by the Institute of

Microelectronics of the Chinese Academy of Sciences, an integrated circuit function test system is

designed and implemented. The system includes two parts: host computer and slave computer. By changing

the definition of the I/O related to the test system and the input test vector file in real time on the host

computer, the functions test of Dual In-line Packaged(DIP) integrated circuits with various operating

frequencies of 25 MHz and below and I/O numbers of 48 and below can be automatically completed. The

system realizes the universalization and low cost of the test system. Finally, it is proved that the test

system can effectively test related chips by experiments.

Keywords：Field Programmable Gate Array；integrated circuit test；test vector；function test

集成电路的测试不仅可以保证电路的可靠性，而且可以有效降低集成电路开发的时间和制造成本。如何高

效、快捷地对集成电路进行测试成为一个重要问题。目前比较成熟的测试技术是自动测试设备(Automatic Test

Equipment，ATE)测试技术

[1]

，ATE功能测试原理如图1所示，ATE测试机将测试向量转化成激励输入到被测芯

片(Device Under Test，DUT)，将被测芯片输出与预期输出结果作对比，得到功能测试结果

[2]

。ATE测试系统可

对多种芯片进行测试，但是，由于其昂贵的价格和较大的体积，在很多应用场景里存在限制。如小规模集成电

路的功能测试中，使用测试成本昂贵的ATE测试系统就得不偿失。由于现场可编程门阵列(Field Programmable

Gate Array，FPGA)成本低廉、可编程的特点，近年出现了许多应用FPGA作为主控芯片的小型测试系统

[3−4]

，

这些系统采用了测试方案和测试硬件定制化的方法，只能对某种芯片进行测试，在测试其他芯片时需要重复开

发、设计，人力、物力资源投入较大，缺乏通用性和统一性。本文设计了一种应用ATE功能测试原理，采用测

试向量作为输入，基于V58300 FPGA开发平台对DIP封装的芯片进行功能测试的测试系统，实现了测试

收稿日期：2019-10-24；修回日期：2019-12-116

基金项目：国防科技工业抗辐照应用技术创新中心创新基金资助项目(KFZC2018020301)

作者简介：田强(1995–)，男，在读硕士研究生，主要研究方向为FPGA测试系统。email:*****************.cn

通信作者：杨婉婉email:*****************.cn

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太赫兹科学与电子信息学报

第

input signal

DUT

output

signal

19卷

系统的通用化和低成本化。运用该测试系统，开发人员无需设计定制

化的芯片激励生成逻辑和接口电路，只需在系统上位机进行相关配置

即可自动完成芯片的功能测试，大大缩短了集成电路测试项目的开发

周期且降低开发成本。

expected

response

compare

and judge

1 系统设计

1.1 系统整体架构

Fig.1 ATE test principle

图1 ATE测试原理

本文设计的集成电路测试系统由两部分组成——上位机和下位机部分。系统结构如图2所示。

1.2 上位机部分

slave computer

FPGA software

上位机是整个测试系统的控制中

host computer

communication module

test

枢，用于配置系统中相关的I/O属性，

excitation

data parsing module

process control

输入测试向量和测试命令，显示测试结

UART

vector storage module

device

DUT interface

果。对不同的芯片进行测试时，只需在

board

response

test vector

data transmission module

上位机改变配置的I/O属性和输入的测

excitation generation module

test results

试向量，即可自动完成不同芯片的功能

result comparison module

测试。通过在上位机简单的配置，替代

了常规测试系统的开发设计环节，大大

Fig.2 System structure

提高了测试效率。

图2 系统结构

1.2.1测试向量生成

测试向量是在集成电路设计过程中功能仿真阶段产生的包含相关I/O时序信息、逻辑变化的仿真向量文

件，其格式一般为VCD格式

[5−6]

。VCD是一种ASCII文件，包含了变量的定义、变量值的变化、时间变化尺

度、时间精度等信息。使用与VCD中时间变化尺度相同的时钟对VCD中相关信号进行采样，被采样信号排布

顺序依据芯片I/O定义和芯片接入系统插座的位置灵活改动，得到了FPGA可以读取的二进制测试向量文件。

通过这种方式简化了系统设计的难度。图3是某CAN总线芯片部分VCD测试向量与转换过后的部分二进制测

试向量。

Fig.3 Partial VCD and binary test vectors of CAN bus chip

图3 CAN总线芯片部分

VCD与二进制测试向量

1.2.2上位机软件设计

系统的上位机软件采用LabVIEW语言进行编写，调用了LabVIEW VISA库的RS232串行接口函数进行数

据的收发

[7]

，串口数据的读写采用流水线设计和循环串行结构，以提高设计效率。上位机界面包含了设置部分

和显示部分。设置部分包括开关机、复位、串口选择、波特率选择、IO配置、测试向量输入、测试开始、显示

测试结果等按键。采用条件结构，每个按键作为不同的条件，向FPGA发送不同的命令，以使FPGA做出相应

响应。显示部分包括DUT各管脚出错计数和FPGA相关部件复位完成信息。LabVIEW和FPGA之间通过握手

协议方式进行测试结果的传输，摒弃了传统定时传输的方式，提高了传输数据的稳定性。上位机将系统的各种

指令封装成“帧”的形式，便于FPGA解析。

第3期

田

1.3 下位机

强等：一种基于V58300平台的集成电路功能测试系统设计

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下位机包括FPGA软件设计和通用DUT测试板设计两部分，其中

FPAG软件部分开发又分为通信程序开发及逻辑功能开发两部分。

1.3.1开发平台

本系统采用的FPGA硬件开发平台是由中国科学院微电子所自主研

发的V58300平台，该平台由FPGA测试母板及DUT测试子板组成，平

面尺寸不足400 cm

，制造成本约为10万元。测试母板包括1主4子5

块FPGA，可同时对多种集成电路进行功能测试，平台提供了十分充足

的用户I/O和外设资源，便于程序的拓展和升级，基于该平台设计的测

试系统具有通用化能力强、测试效率高、空间占用率低的特点。图4为

Fig.4 Motherboard of V58300 platform

V58300平台测试母板实物图。

图4 V58300平台母板实物图

1.3.2通用DUT测试板设计

DUT测试子板用于固定DUT，并通过SAMTEC SEAM连接器与FPGA相

连，为DUT提供可编程I/O和两路供电，两路供电可配置1.2 V,1.8 V,2.5 V,3.3 V

中的任意值，满足大多数集成电路的供电需求。测试子板设计时，以尽量保证每

个SAMTEC SEAM连接器的I/O到DUT插座的连线长度一致为原则，使每条线

DUT socket

路的连线延时和寄生效应一致，以此提高测试系统的测试频率上限和测试准确

性。DUT插座采用48脚双列直插插座，与插座相连接的每个管脚通过拨码开关

可选择I/O,VDD,GND、两路电源中的一个功能。根据DUT插入插座的位置和

DUT的I/O定义在上位机设置I/O配置信息，在DUT测试板上调节拨码开关以

选择每个与DUT连接管脚的功能，实现了测试系统对DIP48管脚以下芯片的通

Fig.5 Design of DUT socket

图5 DUT插座设计

用功能测试。DUT插座的原理图如图5所示。

1.3.3FPGA程序设计

FPGA软件系统采用串口与上位机进行通信。设计了通信程序对串口传输至FPGA的数据进行解析、分

发。将串口数据解析为：1) I/O配置信息，用于配置FPGA与DUT相连的I/O属性：输入、输出、双向或者电

源、地；2) 测试向量，记录了DUT每个管脚的输入与预期输出；3) 控制命令，控制系统流程。由于FPGA自

身存储容量有限，将接收自上位机的测试向量存储至主FPGA DDR2之中。采用Rocket I/O实现主从FPGA之

间的高速数据传输，系统最高可实现工作频率为25 MHz芯片的功能测试。通过控制命令控制测试向量的存

储、传输与测试结果的回传。图6为通信程序原理图。图7为FPGA激励生成和结果对比的原理图。

host computer

slave computer

communication program

I/O

configuration

test vector

control

commands

test result

DDR2

Fig.6 Schematic of communication program

图6 通信程序原理图

DATA I/O

CONTROL I/O

GTP

FIFO

bilateral I/O

compare

inputting I/O

compare

DUT

error counter

Fig.7 FPAG excitation generation and result comparison

图7 FPGA激励生成与结果对比原理图

本系统将与

DUT

测试板相连的FPGA管脚分为三大类。第一类是输出I/O，只向DUT发送数据；第二类是

输入I/O，只接收DUT发至FPGA的数据；第三类是双向I/O，根据控制管脚的状态来确定其数据收发方向。

其中输出I/O又分为两类，第一类是数据I/O，向DUT发送数据信息；第二类是控制I/O，向DUT发送控制信

息，控制双向I/O的状态。芯片功能测试的本质就是将DUT在特定激励下的输出I/O(对应FPGA的输入信号)

的实际值与DUT正确的预期输出结果进行对比，从而判断DUT的逻辑功能是否正确。针对本系统而言，就是

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太赫兹科学与电子信息学报

第19卷

一一对比测试向量中预存的各个管脚的正确输出结果与FPGA实际检测到的各个管脚的电平，即FPGA和DUT

相连的各个输入I/O及处于输入状态的双向I/O的实际

输入，最后得到最多48个I/O的对比结果，加以统计整

合并传输至上位机。

2 系统验证

为了验证本文测试系统的正确性，采用本系统与

“Verigy 93000”SOC测试系统分别对5片CAN总线芯片

进行功能测试，图8(a)为本系统上位机界面(展示了其中

一片逻辑功能错误的芯片的测试结果)，测试结果显示相

关I/O 356次对比失败，即发生了356次错误。图8(b)为

3#芯片在Verigy 93000 SOC测试系统上的测试输出文件

截图。测试结果统计如表1所示，两种测试系统的逻辑

功能测试结果一致，且所统计的错误发生数也一致，证

明了本文测试系统的准确性。

表1 本文提出系统与Verigy 93000的测试结果

Table1 Test results of the proposed system and Verigy 93000

proposed system

Verigy 93000

DUT

number

pass or fail error number pass or fail error number

1# pass 0 pass 0

2# pass 0 pass 0

3# fail 212 fail 212

4# pass 0 pass 0

5# fail 356 fail 356

(a) this system

(b) Verigy 93000

3 结论

Fig.8 Test results of this system and the Verigy 93000

图8 本文系统与Verigy 93000的测试结果

本文设计了一种基于V58300平台的集成电路功能测试系统，通过系统上位机和下位机的配合，高效地实

现了对工作频率25 MHz及以下，I/O数量48位及以下集成电路的功能测试。该系统具有通用性强、体积小、

操作方便的特点。通过与ATE测试平台的对比实验，证明了该系统可以准确地对集成电路进行功能测试。该系

统可应用于多种场景，为集成电路的功能测试提供了一个良好的解决方案。

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