2024年4月27日发(作者：綦恨真)
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
◎研发、设计、测试◎
Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案
李 丹
ＬＩ Ｄａｌｌ
广东轻工职业技术学院计算机系，广州５ １ ０３００
Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ，Ｇｕａｎｇｄｏｎｇ Ｉｎｄｕｓｔｒｙ Ｔｅｃｈｎｉｃａｌ Ｃｏｌｌｅｇｅ，Ｇｕａｎｇｚｈｏｕ ５ １ ０３００，Ｃｈｉｎａ
ＬＩ Ｄａｎ．Ｒｅｓｅａｒｃｈ ｏｆ ＥＳ００ ＭＭＵ ａｎｄ ｏｐｔｉｍｉｚａｔｉｏｎ Ｏｉｌ ＶｘＷｏｒｋｓ ＯＳ．Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，
２０１２，４８（３０）：５６—６１．
Ａｂｓｔｒａｃｔ：ＭＭＵ／ＴＬＢ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ／Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）ｉＳ ａｎ ｉｍｐｏｒｔａｎｔ ｆａｃｔｏｒ ｔｏ ｉｍｐａｃｔ
ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ’Ｓ ｐｅｒｆｏｒｍａｎｃｅ．Ｆｏｒ ｔｈｅ ｄｅｆａｕｌｔ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｏｆ Ｅ５００ Ｃｏｒｅ’Ｓ ＴＬＢ ｕｎｄｅｒ ＶｘＷｌ０ｒｋｓ ＯＳ．ｔｈｅｒｅ ｉＳ ａ
ｐｒｏｂｌｅｍ ｏｆ ｌＯＷ ｅｆｉｃｉｅｎｃｙ，ａｎｄ ｆｍｏｒｅ ＴＬＢ ｍｉｓｓｉｎｇ．Ｉｎ ｖｉｅｗ ｏｆ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｅ５００ Ｃｏｒｅ ＴＬＢ ａｎｄ ｍｅｍｏｒｙ １ａｙ．
ｏｕｔ ｏｆ ＶｘＷＯｒｋｓ ｓｙｓｔｅｍ．ｏｎｅ ｍｅｔｈｏｄ ｔｏ ｏｐｔｉｍｉｚｅ ｔｈｅ ＴＬＢ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｉＳ ｒａｉｓｅｄ．Ｔｈｅ ｅｘａｍｉｎａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ
ｆｈｉｓ ｏｐｔｉｍｉｚａｔｉｏｎ ｍｅｔｈｏｄ ｈａｓ ｂｅｔｔｅｒ ｐｅｒｆｏｒｍａｎｃｅ．
Ｋｅｙ ｗｏｒｄｓ：Ｅ５００ ｃｏｒｅ；１１ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ．ｅｒ（ＴＬＢ）：ＶｘｗＯｒｋｓ
摘要：ＭＭＵ／ＴＬＢ（存储器管理单元／转换旁置缓冲区）是影响嵌入式操作系统实时性能的关键因素之一。
ＶｘＷｏｒｋｓ嵌入式操作系统为Ｅ５００处理器内核的ＴＬＢ默认配置有效率低、易发生缺页中断的问题。针对Ｅ５００
处理器内核ＴＬＢ的架构特点和ＶｘＷｏｒｋｓ系统运行时的内存布局，提出了ＶｘＷｏｒｋｓ系统下优化Ｅ５００ ＴＬＢ配置
的方法；实验表明，该优化方法降低了ＣＰＵ利用率，提高了系统的性能。
关键词：Ｅ５００处理器内核；转换旁置缓冲区；ＶｘＷｏｒｋｓ
文章编号：１００２．８３３１（２０１２）３０．００５６．０６ 文献标识码：Ａ 中图分类号：ＴＰ３９３
１ 引言
随着当前数字信息技术和网络技术的高速发
展，计算机和计算机技术大量应用在人们的日常生
件上提供了内存访问授权控制。由于ＭＭＵ与处理
器体系结构高度相关，因此在不同的处理器下内存
管理机制区别很大ｕ 。
转换旁置缓冲区ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆ－
ｆｅｒ）是内存管理单元的核心部件。它是一个用于页
表匹配的高速缓存，从逻辑地址到物理地址的转换
主要是比对ＴＬＢ页表来完成，它的存取时间与Ｃａｃｈｅ
的存取时间相仿，远远小于主存的存取时间。本文
分析了飞思卡尔（ＦｒｅｅＳｃａｌｅ）公司的Ｅ５００处理器内
核（Ｅ５００ Ｃｏｒｅ）的架构特点，提出了在ＶｘＷｏｒｋｓ嵌入
式操作系统下优化ＴＬＢ配置的方案。在采用Ｅ５００的
活中，嵌入式计算机也得到了广泛的应用。对于嵌
入式操作系统，一般要求具有实时性、可裁减性、轻
量型网络支持和功能可扩展。在大多数场合，对实
时性的要求是首要的。
内存管理单元ＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）
是影响系统实时性能的关键因素之一。它是处理器
支持操作系统高效运行的基础，与软件内存管理模
块相结合完成了虚拟地址到物理地址的转换。ＭＭＵ
还能够对处理器发出的地址进行合法性检验，在硬 ＰｏｗｅｒＰＣ ８５ＸＸ ＣＰＵ平台上做了模拟实验，比较了
基金项日：国家自然科学基金（Ｎｏ．６１１３３０１４）；广东省自然科学基金（Ｎｏ．￥２０１１０１０００２７０８）。
作者简介：李丹，女，讲师，研究领域：计算机网络、计算机体系结构。
收稿日期：２０１１－１２．０５ 修回日期：２０１２—０３—２６ ＣＮＫＩ出版日期：２０１２．０４．１８
ＤＯＩ：１０．３７７８￣．ｉｓｓｎ．１００２—８３３１．２０１２．３０．０１４ ｈｔｔｐ：／／ｗｗｗ．ｃｎｋｉ．ｎｅｔ／ｋｃｍｓ／ｄｅｔａｉｌ／１１．２１２７．ＴＰ．２０１２０４１８ １０２４．０１８．ｈｔｍｌ
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案
优化前后的ｃＰｕＮ用率情况。
２ Ｅ５００ Ｃｏｒｅ的ＭＭＵ／ＴＬＢ结构及工作方式
２．１ Ｅ５００ Ｃｏｒｅ的ＭＭＵ／ＴＬＢ结构
ＭＭＵ是存储器管理单元的缩写，是用来管理虚
拟内存系统的器件。ＭＭＵ通常是ＣＰＵ的一部分，本
身有少量存储空问存放从虚拟地址到物理地址的匹
配表，此表称做ＴＬＢ。ＭＭＵ的两个主要功能是：
（１）将访问主存和访问Ｉ／Ｏ的逻辑地址转化为物
理地址。
（２）内存保护。根据需要对特定的内存区块的
访问进行保护，通过这一功能，可以将特定的内存块
设置成只读、只写或是可同时读写。
虚拟 物理 物理
数据或指令
图１ ＭＭＵ在体系结构中的位置
地址映射机制必须使一个程序能断言某个地址
在其自己的进程空间或地址空间内，并且能够高效
地将其转换为真实的物理地址以访问内存。一个方
法是使用一个含有整个空间内所有页的入口（ｅｎｔｒｙ）
的表（即页表），每个入口包含这个页的正确物理地
址。这很明显是个相当大的数据结构，因而不得不
存放于主存之中。
由于ＣＰＵ首先接到的是由程序传来的虚拟内存
地址，所以ＣＰＵ必须先到物理内存中取页表，然后对
应程序传来的虚拟页面号，在表里找到对应的物理
页面号，最后才能访问实际的物理内存地址，也就是
说整个过程中ＣＰＵ必须访问两次物理内存（实际上
访问的次数更多）。因此，为了减少ＣＰＵ访问物理内
存的次数，引入ＴＬＢ。
ＴＬＢ和ＣＰＵ里的一级、二级缓存之间不存在本
质的区别，只不过前者缓存页表数据，而后两个缓存
实际数据。它们和内存区域的对应关系如图２所示。
ＭＭＵ／ＴＬＢ 内存页表
Ｌｌ
ｃＡ
ＣＨＥ
Ｈ ＩＣＡＩＣ』２ＨＥ Ｉ ｌ・ 内存数据区
ＣＰＵ 内存
图２ ＭＭＵ／ＴＬＢ 内存区域的对应关系图
Ｅ５００处理器内核实现了ＦｒｅｅＳｃａｌｅ ＢＯＯＫ Ｅ规
范，是一个３２位的处理器，支持４ ＧＢ的有效地址空
间。在内部使用４１位的临时虚拟地址和动态的页表
来产生３２位的物理地址。
如图３所示，Ｅ５００ ＭＭＵ实现有两级ＴＬＢ，即：
Ｌ１ ＴＬＢ和Ｌ２ ＴＬＢ。Ｌ１ ＴＬＢ可以理解为Ｌ２ ＴＬＢ的
部分缓存。访问Ｌ１ ＴＬＢ的效率要比Ｌ２的效率高，
相应的实现花费也就高。Ｌ１ ＴＬＢ完全由硬件维护，
不可编程精确控制。
注３２位有效地址
：ｎ＝３２一ｌｂ（ｐａｇｅ ｓｉｚｅ）
图３有效地址到物理地址的转换
程序中所用的地址称为逻辑地址或者有效地
址，当一次访问内存时，由有效地址到物理地址的映
射过程如下：
（１）Ｅ５００处理器内核在做地址映射时会产生一
个４１位的内部虚拟地址，它由１位ＡＳ、８位ＰＩＤ和３２
位的有效地址（ＥＡ）所组成。其中：ＡＳ位可以从寄存
器ＭＳＲ ＡＳ／ＤＳ位得到，它表示地址空问域：数值０是
和中断处理及系统级的代码和数据关联；数值１是应
用程序的代码和数据；ＰＩＤ分别从寄存器ＰＩＤ０～ＰＩＤ２
得到，表示进程标识符，ＥＡ有效ｔｉｇｈｔ就是程序的逻辑
地址。
（２）在Ｌ１ ＴＬＢ中根据当前虚拟地址，查找物理
地址的实页号（ＲＰＮ）。如果命中，则获得对应的
ＲＰＮ。并结束虚实地址转换。如果未命中，则继续在
Ｌ２ ＴＬＢ中查找。
（３）在Ｌ２ ＴＬＢ中根据当前虚拟地址，查找物理
地址的实页号。如果命中，则获得对应的ＲＰＮ并更
新Ｌ１ ＴＬＢ，然后结束虚实地址转换。如果未命中，
则产生ＴＬＢ ＭＩＳＳ异常，并在ＰＴＥ表中继续查找。
（４）在ＰＴＥ表中查找，若找到，则获得相应的ＲＰＮ
并更新Ｌ２ ＴＬＢ。否则进行更复杂的对虚拟地址分
析操作。
本文针对Ｌ２ ＴＬＢ提出优化方案，因为Ｌ２ ＴＬＢ
完全可以有软件精确控制。
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
２．２ Ｅ５００ Ｃｏｒｅ的Ｌ２ ＴＬＢ的工作方式
Ｅ５００处理器内核没有对虚拟地址空间进行划
分，即没有固定使用某段虚拟地址固定映射到某段
物理地址，而是引入了一个更灵活的设计：将Ｌ２ ＴＬＢ
分为ＴＬＢ０和ＴＬＢ１ｔ 。
ＴＬＢ０即用于页映射的ＴＬＢ，可动态被替换，页
大小固定为４ ＫＢ。Ｅ５００ｖｌ实现为２路组相联，２５６
项；Ｅ５００ｖ２实现为４路组相联，５ｌ２项。
ＴＬＢ１则设计用于映射大页（比如１６ ＭＢ，
２５６ ＭＢ…），支持可变页大小，Ｅ５００ｖｌ可支持９种页
区（ｓｙｓｔｅｍ ｍｅｍｏ￣ｐａｒｔｉｔｉｏｎ）。操作系统和通常的
大部分用户应用程序对内存的操作，都发生在系统
内存池中。
ＶｘＷｏｒｋｓ映像在ＲＡＭ中运行后，其内存布局如
图５所示。系统运行中堆和栈所分配的系统内存位于
ＦＲＥＥ
ＲＡＭＡＤＲＳ＋ＷＤＢ
ＰＯＯＬ
—
——
ＳＩＺＥ和ｓｙｓＭｅｍ—
Ｔｏｐ（）之间 ］。
………ｓｙｓＰｈｙＭｅｍＴｏｐ（）
Ｒｅｓｅｒｖｅｄ Ｍｅｍｏｒｙ（Ｏｐｔｉｏｎａ１）
”ｓｙｓＭｅｍＴｏｐ（）
大小（最大２５６ ＭＢ），Ｅ５００ｖ２则支持１１种页大小（最
大４ ＧＢ）。使用时可将某项设为永驻ＴＬＢ１（通过置
Ｉｎｖａｌｉｄａｔｉｏｎ Ｐｒｏｔｅｃｔｉｏｎ位，简写为ＩＰＲＯＴ位），不会被
动态替换，实现为全相联，共１６项，可将其理解为用
于映射１６个段的可编程固定映射机制。
如图４ Ｅ５００ｖｌ的Ｌ２ ＴＬＢ搜索过程所示，搜寻
ＴＬＢ０和ＴＬＢ１几乎是并行的，没有先后顺序，如果其
一
命中即停止搜索。
图４ Ｌ２ ＴＬＢ搜索过程
３ ＶｘＷｏｒｋｓ映像的内存分布
ＶｘＷｏｒｋｓ中主要涉及到的内存单元的概念有内
存分区（ｍｅｍｏ￣ｐａｒｔｉｔｉｏｎ）、内存池（ｍｅｍｏ￣ｐｏｏ１）、
内存块（ｍｅｍｏ￣ｂｌｏｃｋ）。内存池是一块连续的区
域，包括一个或多个内存块，这些内存块通过ｍｅｍ．
ＰａｒｔＡｌｌｏｃ、ｍｅｍＰａｒｔＦｒｅｅ来申请和释放。内存分区在
刚创建完毕时，只有一个内存池，用户可以往该分区
添加别的内存池。在一个内存分区中，内存池不一
定是连续的。Ｖｘｗｏｒｋｓ在启动过程中会创建一个包
含系统内存池（ｓｙｓｔｅｍ ｍｅｍｏ￣ｐｏｏ１）的系统内存分
Ｓｙｓｔｅｍ Ｍｅｍｏｒｙ Ｐａｒｔｉｔｉｏｎ
ＷＤＢ Ｍｅｍｏｒｙ Ｐｏｏｌ
’’……”￣
ＦＲＥＥ
ＲＡＭＡＤＲｓ
——
ＶｘＷｏｒｋｓ Ｋｅｍｅｌ Ｉｍａｇｅ
（Ｔｅｘｔ，Ｄａｔａ ａｎｄ ＢＳＳ）
…………‘
ＡＲＭ
ＬＯＷＡＤＲＳ
—
Ｒｅｓｅｒｖｅｄ＆Ｉｎｉｔｉａｌ Ｓｔａｃｋ
’’……… ￣
ＬＯＣＡＬ
ＭＥＭＬＯＣＡＬＡＤＲＳ
—
图５ ＶｘＷｏｒｋｓ的内存分布
ＬＯＣＡＬ ＭＥＭ ＬＯＣＡＬ ＡＤＲＳ：所使用ＲＡＭ的
起始地址，常常分配成０；
ＡＲＭ ＬＯＷ ＡＤＲＳ：当ＶｘＷｏｒｋｓ映像从ＲＯＭ拷
贝到ＲＡＭ时在ＲＡＭ中所处的起始位置；
ＦＲＥＥ ＲＡＭ ＡＤＲＳ：由编译器根据代码编译后
情况决定，其值为ＶｘＷｏｒｋｓ映像的结束地址（ｅｎｄ）。
如果定义了ＩＮＣＬＵＤＥ ＷＤＢ，调试处理任务会进
行模块的动态加载，占用内存的大小为ＷＤＢ ＰＯＯＬ
ＳＩＺＥ。
系统内存分区就从ＷＤＢ ＰＯＯＬ ＳＩＺＥ之后到
ｓｙｓＭｅｍＴｏｐ（）。如果没定义ＩＮＣＬＵＤＥ ＷＤＢ，则从
ＦＲＥＥ ＲＡＭ ＡＤＲＳ到ｓｙｓＭｅｍＴｏｐ（）都是系统内存
分区 】。
操作系统是怎么知道这个区域的，原来在内核初
始化函数ｋｅｒｎｅｌｌｎｉｔ（）中会传递系统初始化的参数。
如ｋｅｍｅｌｌｎｉｔ（（ＦＵＮＣＰＴＲ）ｕｓｒＲｏｏｔ，ＲＯＯＴ
ＳＴＡＣＫ
—＿
ＳＩＺＥ，ＭＥＭ
ＰＯＯＬ
ＳＴＡＲＴ，ｍｅｍＰｏｏｌＥｎｄＡｄｒｓ，ＩＳＲ
—
ＳＴＡＣＫ
ＳＩＺＥ，ＩＮＴ
ＬＯＣＫ
＿＿＿
ＬＥＶＥＬ）；
函数原型为：
ｖｏｉｄ ｋｅｍｅｌｌｎｉｔ（
ＦＵＮＣＰＴＲ ｒｏｏｔＲｍ，／十用户启动的根任务 ／
ｕｎｓｉｇｎｅｄ ｒｏｏｔＭｅｍＳｉｚｅ，／ 根任务的堆栈大小 ／
ｃｈａｒ＊ｐＭｅｍＰｏｏｌＳｔａｒｔ， 系统内存分区起始地址 ／
ｃｈａｒ＊ｐＭｅｍＰｏｏｌＥｎｄ， 系统内存分区结束地址 ，
ｕｎｓｉｇｎｅｄ ｉｎｔＳｔａｃｋＳｉｚｅ， 中断栈大小 ／
ｉｎｔ ｌｏｃｋＯｕｔＬｅｖｅｌ 中断屏蔽级 ／）
ｆ｝
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏ￣ｓ下的优化方案
所以系统内存分区的起始和结束地址在这里已
经确定。
经常性ＴＬＢ缺页（ＴＬＢ Ｍｉｓｓ）的发生和页的更新置
换，从而进一步影响系统性能。
对实时性要求很高的嵌入式操作系统来说，如
４ ＶｘＷｏｒｋｓ对Ｅ５００ Ｃｏｒｅ ＭＭＵ的支持及优
化方法
４．１ ＶｘＷｏｒｋｓ对Ｅ５００ Ｃｏｒｅ ＭＭＵ的支持
Ｅ５００处理器内核实现了Ｂｏｏｋ Ｅ处理器规范，
果经常发生ＴＬＢ ＭＩＳＳ或者ＴＬＢ查询时问过长，将
是不可接受的。
从图４可以看出，当一个ＣＰＵ产生一个虚拟地址
时，它会同步与ＴＬＢ０和ＴＬＢ１中的条目逐项进行比
较，任何一个命中即停止搜索。
为了减少查询时间和更进一步降低ＴＬＢ缺页发
ＭＭＵ总是处于活动状态，任何内存地址访问内存必
须经过ＴＬＢ０（动态，固定４ ＫＢ页大ｄ，ＴＬＢ）或者ＴＬＢ１
（静态，可变页大小ＴＬＢ）翻译得到物理地址。
ＶｘＷｏｒｋｓ嵌入式操作系统很好地支持了Ｅ５００处
理器内核的ＭＭＵ，其中ＢＳＰ（Ｂｏａｒｄ Ｓｕｐｐｏｒｔ Ｐａｃｋ．
ａｇｅ）中的数组ｓｙｓｓｔａｔｉｃＴ１ｂＤｅｓｃ［］（定义在ｓｙｓＬｉｂ．ｃ）用
于配置ＴＬＢ１的地址映射，这个数组中的每一项可以
指定地址空问（Ｔｓ位）为０或者１；ＢＳＰ中的数组ｓｙｓ．
ＰｈｙＭｅｍＤｅｓｃ［１（也定义在ｓｙｓＬｉｂ．Ｃ），数组用于配置
ＴＬＢ０的地址映射，地址空间（Ｔｓ位）默认为１，不可
指定 １。
ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口数组最多只能配置ｌ６个Ｅｎ—
ｔ ，每个ｅｎｔｒｙ映射的地址范围是可变的，从１ ｋＢ～
２５６ ＭＢ不等。在ｓｙｓｓｔａｔｉｃＴ１ｂＤｅｓｃ口中首先要保证为
ＶｘＷｏｒｋｓ启动和基本操作所需的各地址区域具有地
址空间０的配置。
ｓｙｓＰｈｙＭｅｍＤｅｓｃ［］数组中的每个元素描述了物
理内存中一个连续的块，其中包括物理地址、物理地
址映射的虚拟地址（一般情况下与物理地址相同）、
该块内存初始化状态信息、掩码信息。其可包含的
映射空间有内存、Ｆｌａｓｈ、ＲＯＭ、Ｉ／Ｏ设备等，可以根据
系统的需求自行进行配置。在ＶｘＷｏｒｋｓ的默认配置
中，地址空间１下全部系统内存（ＲＡＭ）都配置在ｓｙｓ—
ＰｈｙＭｅｍＤｅｓｃ［］数组中。
４．２ ＶｘＷｏｒｋｓ下Ｅ５００ Ｃｏｒｅ ＭＭＵ的优化方法
ＶｘＷｏ￣ｓ在默认情况下为地址空间１运行所需
的系统内存（Ｓｙｓｔｅｍ ＲＡＭ）空间全部配置在ｓｙｓＰｈｙｓ—
ＭｅｍＤｅｓｃ［］数组中，即由ＴＬＢ０来管理的。这样会有
下列两个缺点：
（１）会使ＴＬＢ０过大，查询ＴＬＢ０的时间会比较
长，每次访问内存的时间就被相应延长，从而影响系
统的实时性能。
（２）由于ＴＬＢ０项数的限制（２５６，Ｅ５００Ｖ１；５１２，
Ｅ５００Ｖ２，在系统内存（ＲＡＭ）超过１ ＧＢ（１ ＧＢ／４ ＫＢ＝
２５６）或者２ ＧＢ（２ ＧＢ／４ Ｉ①＝５ｌ２）的情况下，不可能每
一
页都在ＴＬＢ０中长期驻留，况且ＴＬＢ０中还要配置
ＲＯＭ，外设，寄存器等的地址空间，这样必然会导致
生的几率，在ＴＬＢｌ有剩余可用项的情况下，把一部
分系统内存配置在ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口数组中，即由
ＴＬＢ１中来管理和映射。这样既可以减少ＴＬＢ０的项
数从而降低整个ＴＬＢ的查询时问，又可以减少ＴＬＢ的
缺页几率。但是并非所有的系统内存都可以在ＴＬＢ１
中配置，这是因为Ｖｘｗｏｒｋｓ操作系统通常对内核代
码，应用程序代码、栈数据和关键数据设置内存保护
属性（例如：ＭＭＵ ＡＴＴＲ ＰＲＯＴ ＳＵＰ ＲＥＡＤ，ＭＭＵ
ＡＴＴＲ ＰＲＯＴ ＳＵＰ ｗＲＩＴ Ｅ［６］等），这样可以对它们提
供有效的保护。但是这些属性ＴＬＢ１不支持，因此内
核代码、应用程序代码、栈数据和关键数据所占有
的内存必须由ＴＬＢ０管理，即必须配置在ｓｙｓＰｈｙｓ．
ＭｅｍＤｅｓｃ［］数组中。
如第３章所述，系统内存分区（ｓｙｓｔｅｍ ｍｅｍｏｒｙ
ｐａｒｔｉｔｉｏｎ）是专门为堆和栈空间分配所用，它的起始地
址在系统初始化的时候指定。本文的优化思想就是
把堆内存和栈内存分开，不让它们共享一个系统内
存分区。为栈内存创建一个专门内存分区，如图６所
示。由于栈内存通常需要设置成可保护的，所以它
的内存映射仍然配置在ＴＬＢ０中。而堆内存通常不
需要设成可保护的，它仍然使用系统内存分区，不过
系统内存分区的大部分地址从ＴＬＢ０转移到ＴＬＢ１
来管理配置。
栈专用内存分区
原“系统内存分区”结束地址
（ＴＬＢ０）
新“系统内存分区”结束地址
（ＮＥＷ
ＳＹＳ
ＭＥＭ
ＰＯＯＬＥＮＤ
——
ＡＤＤＲ）
由ＴＬＢ０到ＴＬＢ１转移内存的结束地址
（ＭＯＶＥ ＴＯ ＴＬＢ１ ＥＮＤ ＡＤＤＲ）
新系统内存分区
ｂ（）
（二）
由ＴＬＢ０到ＴＬＢ１转移内存的开始地址
（ＭＯＶＥ
—
ＴＯ＿＿ＴＬＢ１一ＳＴＡＲＴ＿ＡＤＤ）
系统内存分区开始地址
图６优化ＴＬＢ示意图
具体的优化方法如下：
（１）测算出目前系统内存分￣＿（ｓｙｓｔｅｍ ｍｅｍｏｒｙ
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
ｐａｒｔｉｔｉｏｎ）的起始地址；即内核初始化函数ｋｅｍｅｌＩｎｉｔ（）
中会传递系统初始化的参数ｐＭｅｍＰｏｏｌＳｔａｒｔ和ｐＭｅｍ—
ＰｏｏｌＥｎｄ的值。
（２）计算出系统目前所有任务（ｔａｓｋ）的栈的大
小，预留出足够大的内存空间为栈所用。假设当前
所有任务的栈总大小是１ １ ＭＢ；因此可以选取１６ ＭＢ
为栈内存分区的空间大小。
（３）从默认的系统内存分区顶部预留出足够大
图９栈内存分配函数的修改
５ ＶｘＷｏｒｋｓ ＴＬＢ优化方法模拟实验与分析
为了便于技术验证，本文选用了一个ＣＰＵ为
ＰＰＣ８５６０（Ｅ５００ Ｃｏｒｅ），内存大小为１ ＧＢ，并配置有
以太网接口的嵌入式硬件平台，加载Ｖｘｗｏｒｋｓ６－３操
空间为栈所用，并创建一个新的分区——栈内存分
区。栈内存分区的开始地址即是新的系统内存分区结
束的地址。这块内存仍然配置在ｓｙｓＰｈｙｒｓＭｅｍＤｅｓｃ［１
数组中，即仍然由ＴＬＢ０做映射管理。
图７栈专用分区的创建
（４）根据数组ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ［］现有项的多少
（因为它的最大项数不能超过１６）和Ｅ５００ Ｃｏｒｅ所支
持的页的大小（注：内存地址要页对齐），确定要转移
内存的起始地址。定义图８所示变量。
（５）把从ＭＯｖＥ ＴＯ ＴＬＢ１ ＳＴＡＥＲＴ ＡＤＤＲ开
始到ＭＯＶＥ ＴＯ ＴＬＢ１ ＥＮＤ ＡＤＤＲ结束的内存块
从ｓｙｓＰｈｙｓＭｅｍＤｅｓｃ［］表中删掉，然后把这段内存添
加到ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口表中；即把这段内存由ＴＬＢ０
转移到ＴＬＢ１做映射管理。
（６）修改内核初始化函数ｋｅｍｅｌＩｎｉｔ（），指定新的
系统内存分区的结束地址即是栈内存分区的开始地
址：（ＮＥｗ ＳＹＳ ＭＥＭ ＰＯＯＬ ＥＮＤ ＡＤＤＲ）；这是因
为新的系统内存分区排除了为栈内存所预留的空
间。例女ⅡｋｅｒｎｅｌＩｎｉｔ（（ＦｕＮｃＰＴＲ）ｕｓｒＲｏｏｔ，ＲＯＯＴ
ＳＴＡＣＫ
ＳＩＺＥ，ＭＥＭ
ＰＯＯＬＳＴＡＲＴ，ＮＥＷ
ＳＹＳ
———
ＭＥＭＰＯＯＬ
ＥＮＤ
ＡＤＤＲ，ＩＳＲ ＳＴＡＣＫＳＩＺＥ，１ＮＴ
＿＿
ＬＯＣＫ
ＬＥＶＥＬ）。
（７）修改栈内存分配函数，让它固定从新创建栈
分区中为每个任务分配栈空间，而不是从默认的系
统内存分区中分配。
作系统做了模拟实验。
具体实验步骤如下：
（１）加载并配置好Ｖｘｗｏｒｋｓ ６－３系统的网络模
块，使以太网接口处于工作状态，ＦＴＰ和ＩＣＭＰ协议
运行正常。
（２）搭建好局域网环境。
（３）在应用本文ＴＬＢ优化方法前，即在ＶｘＷｏｒｋｓ
系统ＭＭＵ ＴＬＢ的默认配置下，通过局域网中其他
主机分别用ＦＴＰ和ｐｉｎｇ工具向嵌入式主机系统发起
邱和ＩＣＭＰ连接（ｆｔｐ和ｐｉｎｇ的会话数大致按１：１０分
配）；然后逐步增加连接数，从而增加嵌入式系统的
业务量，记录在各个业务量上的ＣＰＵ利用率的数据，
如表１第２列所示。
表１模拟实验的ＣＰＵ利用率数据
（４）经测算，本次模拟实验的系统内存分区大小
为７３６ ＭＢ，根据本文所述方法，修改代码，把其中的
６４０ ＭＢ内存从ＴＬ０转移到ＴＬＢ１下配置。
（５）重复步骤（４），在同等业务量下记录ＣＰＵ在
ＴＬＢ优化后的利用率。如表１第３列所示。
从图１０可以看出，当没有业务量的时候（系统在
ＩＤＬＥ状态），ＣＰＵ利用率在优化前后分别是８％和５％
左右，ＣＰＵ利用率下降大约为３％；随着业务量的增
大，ＴＬＢ优化方法的优势体现得更加明显，ＣＰＵ利用
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案 ２０１２，４８（３０） ６１
率大致可以降低５％～６％，这是因为更多的业务量，带
来了更多的内存访问操作，既然每次内存访问的时
间被缩短，所以内存访问次数越多会形成累加效应，
ｃＰｕ利用率下降就会越明显。
６Ｏ
５０
４０
Ｅ５００ Ｃｏｒｅ ＴＬＢ结构的方法，并做了实验比较优化
前后ＣＰＵ利用率的情况。实验证明，经过此种优化，
嵌入式系统的ＣＰＵ利用率可以被显著地降低，特别
是在系统高负载运行时具有更大的优势。
参考文献：
［１】卢仕听，尤凯迪．ＭＩＰＳ内存管理单元的设计与实现［Ｊ］．计算
机工程，２０１０，３６（２１）．
碍３０
２０
１０
［２】肖楠，高德远．基于ＶｘＷｏｒｋｓ的ＰｏｗｅｒＰＣ７５０ ＭＭＵ初始化
流程和内存保护策略分析 科学技术和工程，２００８，８（５）．
Ｏ
［３］ＦＲＥＥＳＣＡＬＥ．Ｅ５００ ｃｏｒｅ ｔｒａｉｎｉｎｇ ｃｏｕｒｓｅ［ＥＢ／０Ｌ］＿ｈｔｔｐ：／／
会话个数
ｗｗｗ．ｆｒｅｅｓｃａｌｅ．ｃｏｍ／ｆｉｌｅｓ／ｔｒａｉｎｉｎｇ￣ｄｆ／２６６４９
一
ＰＱ３一Ｅ５００
ＭＭＵ
ＷＢＴ．ｐｄ￣
图ｌ０优化前后的ＣＰＵ利用率比较图
［４］Ｗｉｎｄ Ｒｉｖｅｒ．ＶｘＷｏｒｋｓ ｋｅｒｎｅｌ ｐｒｏｇｒａｍｍｅｒ’Ｓ ｇｕｉｄｅ ６．４［ＥＢ／
６结束语
ＯＬ］．ｈｔｔｐ：／／ｗｗｗ—ａｄ．ｆｎａ１．ｇｏｖ／ｃｏｎｔｒｏｌｓ／ｍｉｃｒｏｄｇ／ｍａｎｕａｌｓ／ｖｘ—
ｗｏｒｋｓｋｅｒｎｅｌ￣ｒｏｇｒａｍｍｅｒｓ
ｇｕｉｄｅ
６．４．ｐｄｆ．
内存管理单元（ＭＭＵ）是影响系统实时性能的
＿
［５］刘小军，李秀娟．嵌入式操作系统ＶｘＷｏｒｋｓ的内存管理技
一
个关键因素之一。转换旁置缓冲区（ＴＬＢ）是内存
术研究［Ｊ］＿电子科技，２００８，２１（６）．
管理单元（ＭＭＵ）的核心部件。本文介绍了ＭＭＵ
［６］Ｗｉｎｄ Ｒｉｖｅｒ．ＶｘＷｏｒｋｓ ａｒｃｈｉｔｅｃｔｕｒｅ ｓｕｐｐｌｅｍｅｎｔ ６．４［ＥＢ／ＯＬ］．
的基本功能，重点分析了Ｅ５００ Ｃｏｒｅ ＴＬＢ的结构和
ｈｔｔｐ：／／ｗｗｗ—ａｄ．ｆｎａ１．ｇｏｖ／ｃｏｎｔｒｏｌｓ／ｍｉｃｒｏ￣／ｍａｎｕａｌｓ／ｖｘｗｏｒｋｓ
—
映射机制，提出了一种在ＶｘＷｏｒｋｓ操作系统下优化
ａｒｃｈｉｔｅｃｔｕｒｅ ｓｕｐｐｌｅｍｅｎ［６．４．ｐｄｆ．
（上接４２页）
参考文献：
相应的支持度为：
［１］Ｐｅａｒｌ Ｊ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ｒｅａｓｏｎｉｎｇ ｉｎ ｉｎｔｅｌｌｉｇｅｎｔ ｓｙｓｔｅｍ［Ｍ］．
ｄｓｐ【Ｃｌ， ）＝１却（Ｃ２， ）＝０．４５４
［Ｓ．１．］：Ｍｏｒｇａｎ Ｋａｕｆｍａｎｎ，１９８８．
ｄｓｐ（Ｃ３， ）＝０．３００ ｄｓｐ（Ｃ４， ）＝０．６８２
［２】Ｓｈａｆｅｒ Ｇ．Ａ ｍａｔｈｅｍａｔｉｃａｌ ｔｈｅｏｒｙ ｏｆ ｅｖｉｄｅｎｃｅ［Ｍ］．【Ｓ．１．］：
Ｐｒｉｎｃｅｔｏｎ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，１ ９７６．
以上结果也可以解释为每个元件不正常的后验
［３］叶建伟，曾成，武萍辉，等．一种计算ＰＡＳ准支持集合的启
概率，从上面的支持度可以看出元件ｃ 肯定是不正
发性算法［Ｊ］．计算机工程与应用，２００８，４４（４）：１０１．１０３．
常的。根据定理１（４），ｄｓｐ’（Ｃ Ｖ Ｃ３ Ｖ ， ＝１，表示
［４］Ｎｉｌｓｓｏｎ Ｎ Ｊ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ｌｏｇｉｃ［Ｊ］．Ａｒｔｉｉｆｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ，
元件Ｃ 、Ｃ。、Ｃ４中肯定有一个与Ｃ。同时不正常，
１９８６，２８：７１—８７．
不正常的可能性也比较大。而根据定理１（３），有
［５］Ｇｕｇｇｅｎｈｅｉｍｅｒ Ｈ，Ｆｒｅｅｄｍａｎ Ｒ Ｓ．Ｆｏｕｎｄａｔｉｏｎｓ ｏｆ ｐｒｏｂａｂｉ—
ｌｉｓｔｉｃ ｌｏｇｉｃ［Ｃ］／／Ｐｒｏｃ Ｉｎｅｒｎａｔｉｏｎａｌ Ｊｏｉｎｔ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｒ．
ｄｓｐ’（ｃ２ＡＣ３， ＝ｐ’（ １４）＋ｐ’（ １５）＝０．１３６，它表示ｃ２、Ｃ３
ｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ，１９８７．
同时不正常的支持度为０．１３６。
【６】Ｈａｅｎｎｉ Ｒ，Ｌｅｈｍａｎｎ Ｎ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ａｒｇｕｍｅｎｔａｔｉｏｎ ｓｙｓ－
比较两种计算结果可以看出，新定义的支持度
ｔｅｍｓ：ａ ｎｅｗ ｐｅｒｓｐｅｃｔｉｖｅ ｏｎ Ｄｅｍｐｓｔｅｒ－Ｓｈａｆｅｒ ｔｈｅｏｒｙ［Ｊ］．Ｉｎ－
反映元件正常与否的实际情况更明显。
ｔｅｍａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｉｎｔｅｌｌｉｇｅｎｔ Ｓｙｓｔｅｍｓ，２００３，１ ８（１）：
９３—１０６．
４结论
［７］Ｈａｅｎｎｉ Ｒ，Ｋｏｈｌａｓ Ｊ，Ｌｅｈｍａｎｎ Ｎ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ａｒｇｕｍｅｎｔａ—
ｔｉｏｎ ｓｙｓｔｅｍｓ［Ｃ］／／Ｋｏｈｌａｓ Ｊ，Ｍｏｒａｌ Ｓ．Ｈａｎｄｂｏｏｋ ｏｆ Ｄｅｆｅａｓｉ．
原支持度定义将不一致指派排除在外，分析不
ｂｌｅ Ｒｅａｓｏｎｉｎｇ ａｎｄ Ｕｎｃｅｒｔａｉｎｔｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍｓ，
够全面。本文提出的基于条件概率的支持度定义，
Ｖｏｌｕｍｅ ５：Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｕｎｃｅｒｔａｉｎｔｙ ａｎｄ Ｄｅｆｅａｓｉｂｌｅ Ｒｅａ．
考虑了不一致指派，得到的结果更为合理。
ｓｏｎｉｎｇ．［Ｓ．１．］：Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，２０００．
2024年4月27日发(作者：綦恨真)
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
◎研发、设计、测试◎
Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案
李 丹
ＬＩ Ｄａｌｌ
广东轻工职业技术学院计算机系，广州５ １ ０３００
Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ，Ｇｕａｎｇｄｏｎｇ Ｉｎｄｕｓｔｒｙ Ｔｅｃｈｎｉｃａｌ Ｃｏｌｌｅｇｅ，Ｇｕａｎｇｚｈｏｕ ５ １ ０３００，Ｃｈｉｎａ
ＬＩ Ｄａｎ．Ｒｅｓｅａｒｃｈ ｏｆ ＥＳ００ ＭＭＵ ａｎｄ ｏｐｔｉｍｉｚａｔｉｏｎ Ｏｉｌ ＶｘＷｏｒｋｓ ＯＳ．Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，
２０１２，４８（３０）：５６—６１．
Ａｂｓｔｒａｃｔ：ＭＭＵ／ＴＬＢ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ／Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）ｉＳ ａｎ ｉｍｐｏｒｔａｎｔ ｆａｃｔｏｒ ｔｏ ｉｍｐａｃｔ
ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ’Ｓ ｐｅｒｆｏｒｍａｎｃｅ．Ｆｏｒ ｔｈｅ ｄｅｆａｕｌｔ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｏｆ Ｅ５００ Ｃｏｒｅ’Ｓ ＴＬＢ ｕｎｄｅｒ ＶｘＷｌ０ｒｋｓ ＯＳ．ｔｈｅｒｅ ｉＳ ａ
ｐｒｏｂｌｅｍ ｏｆ ｌＯＷ ｅｆｉｃｉｅｎｃｙ，ａｎｄ ｆｍｏｒｅ ＴＬＢ ｍｉｓｓｉｎｇ．Ｉｎ ｖｉｅｗ ｏｆ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｅ５００ Ｃｏｒｅ ＴＬＢ ａｎｄ ｍｅｍｏｒｙ １ａｙ．
ｏｕｔ ｏｆ ＶｘＷＯｒｋｓ ｓｙｓｔｅｍ．ｏｎｅ ｍｅｔｈｏｄ ｔｏ ｏｐｔｉｍｉｚｅ ｔｈｅ ＴＬＢ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｉＳ ｒａｉｓｅｄ．Ｔｈｅ ｅｘａｍｉｎａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ
ｆｈｉｓ ｏｐｔｉｍｉｚａｔｉｏｎ ｍｅｔｈｏｄ ｈａｓ ｂｅｔｔｅｒ ｐｅｒｆｏｒｍａｎｃｅ．
Ｋｅｙ ｗｏｒｄｓ：Ｅ５００ ｃｏｒｅ；１１ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ．ｅｒ（ＴＬＢ）：ＶｘｗＯｒｋｓ
摘要：ＭＭＵ／ＴＬＢ（存储器管理单元／转换旁置缓冲区）是影响嵌入式操作系统实时性能的关键因素之一。
ＶｘＷｏｒｋｓ嵌入式操作系统为Ｅ５００处理器内核的ＴＬＢ默认配置有效率低、易发生缺页中断的问题。针对Ｅ５００
处理器内核ＴＬＢ的架构特点和ＶｘＷｏｒｋｓ系统运行时的内存布局，提出了ＶｘＷｏｒｋｓ系统下优化Ｅ５００ ＴＬＢ配置
的方法；实验表明，该优化方法降低了ＣＰＵ利用率，提高了系统的性能。
关键词：Ｅ５００处理器内核；转换旁置缓冲区；ＶｘＷｏｒｋｓ
文章编号：１００２．８３３１（２０１２）３０．００５６．０６ 文献标识码：Ａ 中图分类号：ＴＰ３９３
１ 引言
随着当前数字信息技术和网络技术的高速发
展，计算机和计算机技术大量应用在人们的日常生
件上提供了内存访问授权控制。由于ＭＭＵ与处理
器体系结构高度相关，因此在不同的处理器下内存
管理机制区别很大ｕ 。
转换旁置缓冲区ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆ－
ｆｅｒ）是内存管理单元的核心部件。它是一个用于页
表匹配的高速缓存，从逻辑地址到物理地址的转换
主要是比对ＴＬＢ页表来完成，它的存取时间与Ｃａｃｈｅ
的存取时间相仿，远远小于主存的存取时间。本文
分析了飞思卡尔（ＦｒｅｅＳｃａｌｅ）公司的Ｅ５００处理器内
核（Ｅ５００ Ｃｏｒｅ）的架构特点，提出了在ＶｘＷｏｒｋｓ嵌入
式操作系统下优化ＴＬＢ配置的方案。在采用Ｅ５００的
活中，嵌入式计算机也得到了广泛的应用。对于嵌
入式操作系统，一般要求具有实时性、可裁减性、轻
量型网络支持和功能可扩展。在大多数场合，对实
时性的要求是首要的。
内存管理单元ＭＭＵ（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）
是影响系统实时性能的关键因素之一。它是处理器
支持操作系统高效运行的基础，与软件内存管理模
块相结合完成了虚拟地址到物理地址的转换。ＭＭＵ
还能够对处理器发出的地址进行合法性检验，在硬 ＰｏｗｅｒＰＣ ８５ＸＸ ＣＰＵ平台上做了模拟实验，比较了
基金项日：国家自然科学基金（Ｎｏ．６１１３３０１４）；广东省自然科学基金（Ｎｏ．￥２０１１０１０００２７０８）。
作者简介：李丹，女，讲师，研究领域：计算机网络、计算机体系结构。
收稿日期：２０１１－１２．０５ 修回日期：２０１２—０３—２６ ＣＮＫＩ出版日期：２０１２．０４．１８
ＤＯＩ：１０．３７７８￣．ｉｓｓｎ．１００２—８３３１．２０１２．３０．０１４ ｈｔｔｐ：／／ｗｗｗ．ｃｎｋｉ．ｎｅｔ／ｋｃｍｓ／ｄｅｔａｉｌ／１１．２１２７．ＴＰ．２０１２０４１８ １０２４．０１８．ｈｔｍｌ
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案
优化前后的ｃＰｕＮ用率情况。
２ Ｅ５００ Ｃｏｒｅ的ＭＭＵ／ＴＬＢ结构及工作方式
２．１ Ｅ５００ Ｃｏｒｅ的ＭＭＵ／ＴＬＢ结构
ＭＭＵ是存储器管理单元的缩写，是用来管理虚
拟内存系统的器件。ＭＭＵ通常是ＣＰＵ的一部分，本
身有少量存储空问存放从虚拟地址到物理地址的匹
配表，此表称做ＴＬＢ。ＭＭＵ的两个主要功能是：
（１）将访问主存和访问Ｉ／Ｏ的逻辑地址转化为物
理地址。
（２）内存保护。根据需要对特定的内存区块的
访问进行保护，通过这一功能，可以将特定的内存块
设置成只读、只写或是可同时读写。
虚拟 物理 物理
数据或指令
图１ ＭＭＵ在体系结构中的位置
地址映射机制必须使一个程序能断言某个地址
在其自己的进程空间或地址空间内，并且能够高效
地将其转换为真实的物理地址以访问内存。一个方
法是使用一个含有整个空间内所有页的入口（ｅｎｔｒｙ）
的表（即页表），每个入口包含这个页的正确物理地
址。这很明显是个相当大的数据结构，因而不得不
存放于主存之中。
由于ＣＰＵ首先接到的是由程序传来的虚拟内存
地址，所以ＣＰＵ必须先到物理内存中取页表，然后对
应程序传来的虚拟页面号，在表里找到对应的物理
页面号，最后才能访问实际的物理内存地址，也就是
说整个过程中ＣＰＵ必须访问两次物理内存（实际上
访问的次数更多）。因此，为了减少ＣＰＵ访问物理内
存的次数，引入ＴＬＢ。
ＴＬＢ和ＣＰＵ里的一级、二级缓存之间不存在本
质的区别，只不过前者缓存页表数据，而后两个缓存
实际数据。它们和内存区域的对应关系如图２所示。
ＭＭＵ／ＴＬＢ 内存页表
Ｌｌ
ｃＡ
ＣＨＥ
Ｈ ＩＣＡＩＣ』２ＨＥ Ｉ ｌ・ 内存数据区
ＣＰＵ 内存
图２ ＭＭＵ／ＴＬＢ 内存区域的对应关系图
Ｅ５００处理器内核实现了ＦｒｅｅＳｃａｌｅ ＢＯＯＫ Ｅ规
范，是一个３２位的处理器，支持４ ＧＢ的有效地址空
间。在内部使用４１位的临时虚拟地址和动态的页表
来产生３２位的物理地址。
如图３所示，Ｅ５００ ＭＭＵ实现有两级ＴＬＢ，即：
Ｌ１ ＴＬＢ和Ｌ２ ＴＬＢ。Ｌ１ ＴＬＢ可以理解为Ｌ２ ＴＬＢ的
部分缓存。访问Ｌ１ ＴＬＢ的效率要比Ｌ２的效率高，
相应的实现花费也就高。Ｌ１ ＴＬＢ完全由硬件维护，
不可编程精确控制。
注３２位有效地址
：ｎ＝３２一ｌｂ（ｐａｇｅ ｓｉｚｅ）
图３有效地址到物理地址的转换
程序中所用的地址称为逻辑地址或者有效地
址，当一次访问内存时，由有效地址到物理地址的映
射过程如下：
（１）Ｅ５００处理器内核在做地址映射时会产生一
个４１位的内部虚拟地址，它由１位ＡＳ、８位ＰＩＤ和３２
位的有效地址（ＥＡ）所组成。其中：ＡＳ位可以从寄存
器ＭＳＲ ＡＳ／ＤＳ位得到，它表示地址空问域：数值０是
和中断处理及系统级的代码和数据关联；数值１是应
用程序的代码和数据；ＰＩＤ分别从寄存器ＰＩＤ０～ＰＩＤ２
得到，表示进程标识符，ＥＡ有效ｔｉｇｈｔ就是程序的逻辑
地址。
（２）在Ｌ１ ＴＬＢ中根据当前虚拟地址，查找物理
地址的实页号（ＲＰＮ）。如果命中，则获得对应的
ＲＰＮ。并结束虚实地址转换。如果未命中，则继续在
Ｌ２ ＴＬＢ中查找。
（３）在Ｌ２ ＴＬＢ中根据当前虚拟地址，查找物理
地址的实页号。如果命中，则获得对应的ＲＰＮ并更
新Ｌ１ ＴＬＢ，然后结束虚实地址转换。如果未命中，
则产生ＴＬＢ ＭＩＳＳ异常，并在ＰＴＥ表中继续查找。
（４）在ＰＴＥ表中查找，若找到，则获得相应的ＲＰＮ
并更新Ｌ２ ＴＬＢ。否则进行更复杂的对虚拟地址分
析操作。
本文针对Ｌ２ ＴＬＢ提出优化方案，因为Ｌ２ ＴＬＢ
完全可以有软件精确控制。
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
２．２ Ｅ５００ Ｃｏｒｅ的Ｌ２ ＴＬＢ的工作方式
Ｅ５００处理器内核没有对虚拟地址空间进行划
分，即没有固定使用某段虚拟地址固定映射到某段
物理地址，而是引入了一个更灵活的设计：将Ｌ２ ＴＬＢ
分为ＴＬＢ０和ＴＬＢ１ｔ 。
ＴＬＢ０即用于页映射的ＴＬＢ，可动态被替换，页
大小固定为４ ＫＢ。Ｅ５００ｖｌ实现为２路组相联，２５６
项；Ｅ５００ｖ２实现为４路组相联，５ｌ２项。
ＴＬＢ１则设计用于映射大页（比如１６ ＭＢ，
２５６ ＭＢ…），支持可变页大小，Ｅ５００ｖｌ可支持９种页
区（ｓｙｓｔｅｍ ｍｅｍｏ￣ｐａｒｔｉｔｉｏｎ）。操作系统和通常的
大部分用户应用程序对内存的操作，都发生在系统
内存池中。
ＶｘＷｏｒｋｓ映像在ＲＡＭ中运行后，其内存布局如
图５所示。系统运行中堆和栈所分配的系统内存位于
ＦＲＥＥ
ＲＡＭＡＤＲＳ＋ＷＤＢ
ＰＯＯＬ
—
——
ＳＩＺＥ和ｓｙｓＭｅｍ—
Ｔｏｐ（）之间 ］。
………ｓｙｓＰｈｙＭｅｍＴｏｐ（）
Ｒｅｓｅｒｖｅｄ Ｍｅｍｏｒｙ（Ｏｐｔｉｏｎａ１）
”ｓｙｓＭｅｍＴｏｐ（）
大小（最大２５６ ＭＢ），Ｅ５００ｖ２则支持１１种页大小（最
大４ ＧＢ）。使用时可将某项设为永驻ＴＬＢ１（通过置
Ｉｎｖａｌｉｄａｔｉｏｎ Ｐｒｏｔｅｃｔｉｏｎ位，简写为ＩＰＲＯＴ位），不会被
动态替换，实现为全相联，共１６项，可将其理解为用
于映射１６个段的可编程固定映射机制。
如图４ Ｅ５００ｖｌ的Ｌ２ ＴＬＢ搜索过程所示，搜寻
ＴＬＢ０和ＴＬＢ１几乎是并行的，没有先后顺序，如果其
一
命中即停止搜索。
图４ Ｌ２ ＴＬＢ搜索过程
３ ＶｘＷｏｒｋｓ映像的内存分布
ＶｘＷｏｒｋｓ中主要涉及到的内存单元的概念有内
存分区（ｍｅｍｏ￣ｐａｒｔｉｔｉｏｎ）、内存池（ｍｅｍｏ￣ｐｏｏ１）、
内存块（ｍｅｍｏ￣ｂｌｏｃｋ）。内存池是一块连续的区
域，包括一个或多个内存块，这些内存块通过ｍｅｍ．
ＰａｒｔＡｌｌｏｃ、ｍｅｍＰａｒｔＦｒｅｅ来申请和释放。内存分区在
刚创建完毕时，只有一个内存池，用户可以往该分区
添加别的内存池。在一个内存分区中，内存池不一
定是连续的。Ｖｘｗｏｒｋｓ在启动过程中会创建一个包
含系统内存池（ｓｙｓｔｅｍ ｍｅｍｏ￣ｐｏｏ１）的系统内存分
Ｓｙｓｔｅｍ Ｍｅｍｏｒｙ Ｐａｒｔｉｔｉｏｎ
ＷＤＢ Ｍｅｍｏｒｙ Ｐｏｏｌ
’’……”￣
ＦＲＥＥ
ＲＡＭＡＤＲｓ
——
ＶｘＷｏｒｋｓ Ｋｅｍｅｌ Ｉｍａｇｅ
（Ｔｅｘｔ，Ｄａｔａ ａｎｄ ＢＳＳ）
…………‘
ＡＲＭ
ＬＯＷＡＤＲＳ
—
Ｒｅｓｅｒｖｅｄ＆Ｉｎｉｔｉａｌ Ｓｔａｃｋ
’’……… ￣
ＬＯＣＡＬ
ＭＥＭＬＯＣＡＬＡＤＲＳ
—
图５ ＶｘＷｏｒｋｓ的内存分布
ＬＯＣＡＬ ＭＥＭ ＬＯＣＡＬ ＡＤＲＳ：所使用ＲＡＭ的
起始地址，常常分配成０；
ＡＲＭ ＬＯＷ ＡＤＲＳ：当ＶｘＷｏｒｋｓ映像从ＲＯＭ拷
贝到ＲＡＭ时在ＲＡＭ中所处的起始位置；
ＦＲＥＥ ＲＡＭ ＡＤＲＳ：由编译器根据代码编译后
情况决定，其值为ＶｘＷｏｒｋｓ映像的结束地址（ｅｎｄ）。
如果定义了ＩＮＣＬＵＤＥ ＷＤＢ，调试处理任务会进
行模块的动态加载，占用内存的大小为ＷＤＢ ＰＯＯＬ
ＳＩＺＥ。
系统内存分区就从ＷＤＢ ＰＯＯＬ ＳＩＺＥ之后到
ｓｙｓＭｅｍＴｏｐ（）。如果没定义ＩＮＣＬＵＤＥ ＷＤＢ，则从
ＦＲＥＥ ＲＡＭ ＡＤＲＳ到ｓｙｓＭｅｍＴｏｐ（）都是系统内存
分区 】。
操作系统是怎么知道这个区域的，原来在内核初
始化函数ｋｅｒｎｅｌｌｎｉｔ（）中会传递系统初始化的参数。
如ｋｅｍｅｌｌｎｉｔ（（ＦＵＮＣＰＴＲ）ｕｓｒＲｏｏｔ，ＲＯＯＴ
ＳＴＡＣＫ
—＿
ＳＩＺＥ，ＭＥＭ
ＰＯＯＬ
ＳＴＡＲＴ，ｍｅｍＰｏｏｌＥｎｄＡｄｒｓ，ＩＳＲ
—
ＳＴＡＣＫ
ＳＩＺＥ，ＩＮＴ
ＬＯＣＫ
＿＿＿
ＬＥＶＥＬ）；
函数原型为：
ｖｏｉｄ ｋｅｍｅｌｌｎｉｔ（
ＦＵＮＣＰＴＲ ｒｏｏｔＲｍ，／十用户启动的根任务 ／
ｕｎｓｉｇｎｅｄ ｒｏｏｔＭｅｍＳｉｚｅ，／ 根任务的堆栈大小 ／
ｃｈａｒ＊ｐＭｅｍＰｏｏｌＳｔａｒｔ， 系统内存分区起始地址 ／
ｃｈａｒ＊ｐＭｅｍＰｏｏｌＥｎｄ， 系统内存分区结束地址 ，
ｕｎｓｉｇｎｅｄ ｉｎｔＳｔａｃｋＳｉｚｅ， 中断栈大小 ／
ｉｎｔ ｌｏｃｋＯｕｔＬｅｖｅｌ 中断屏蔽级 ／）
ｆ｝
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏ￣ｓ下的优化方案
所以系统内存分区的起始和结束地址在这里已
经确定。
经常性ＴＬＢ缺页（ＴＬＢ Ｍｉｓｓ）的发生和页的更新置
换，从而进一步影响系统性能。
对实时性要求很高的嵌入式操作系统来说，如
４ ＶｘＷｏｒｋｓ对Ｅ５００ Ｃｏｒｅ ＭＭＵ的支持及优
化方法
４．１ ＶｘＷｏｒｋｓ对Ｅ５００ Ｃｏｒｅ ＭＭＵ的支持
Ｅ５００处理器内核实现了Ｂｏｏｋ Ｅ处理器规范，
果经常发生ＴＬＢ ＭＩＳＳ或者ＴＬＢ查询时问过长，将
是不可接受的。
从图４可以看出，当一个ＣＰＵ产生一个虚拟地址
时，它会同步与ＴＬＢ０和ＴＬＢ１中的条目逐项进行比
较，任何一个命中即停止搜索。
为了减少查询时间和更进一步降低ＴＬＢ缺页发
ＭＭＵ总是处于活动状态，任何内存地址访问内存必
须经过ＴＬＢ０（动态，固定４ ＫＢ页大ｄ，ＴＬＢ）或者ＴＬＢ１
（静态，可变页大小ＴＬＢ）翻译得到物理地址。
ＶｘＷｏｒｋｓ嵌入式操作系统很好地支持了Ｅ５００处
理器内核的ＭＭＵ，其中ＢＳＰ（Ｂｏａｒｄ Ｓｕｐｐｏｒｔ Ｐａｃｋ．
ａｇｅ）中的数组ｓｙｓｓｔａｔｉｃＴ１ｂＤｅｓｃ［］（定义在ｓｙｓＬｉｂ．ｃ）用
于配置ＴＬＢ１的地址映射，这个数组中的每一项可以
指定地址空问（Ｔｓ位）为０或者１；ＢＳＰ中的数组ｓｙｓ．
ＰｈｙＭｅｍＤｅｓｃ［１（也定义在ｓｙｓＬｉｂ．Ｃ），数组用于配置
ＴＬＢ０的地址映射，地址空间（Ｔｓ位）默认为１，不可
指定 １。
ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口数组最多只能配置ｌ６个Ｅｎ—
ｔ ，每个ｅｎｔｒｙ映射的地址范围是可变的，从１ ｋＢ～
２５６ ＭＢ不等。在ｓｙｓｓｔａｔｉｃＴ１ｂＤｅｓｃ口中首先要保证为
ＶｘＷｏｒｋｓ启动和基本操作所需的各地址区域具有地
址空间０的配置。
ｓｙｓＰｈｙＭｅｍＤｅｓｃ［］数组中的每个元素描述了物
理内存中一个连续的块，其中包括物理地址、物理地
址映射的虚拟地址（一般情况下与物理地址相同）、
该块内存初始化状态信息、掩码信息。其可包含的
映射空间有内存、Ｆｌａｓｈ、ＲＯＭ、Ｉ／Ｏ设备等，可以根据
系统的需求自行进行配置。在ＶｘＷｏｒｋｓ的默认配置
中，地址空间１下全部系统内存（ＲＡＭ）都配置在ｓｙｓ—
ＰｈｙＭｅｍＤｅｓｃ［］数组中。
４．２ ＶｘＷｏｒｋｓ下Ｅ５００ Ｃｏｒｅ ＭＭＵ的优化方法
ＶｘＷｏ￣ｓ在默认情况下为地址空间１运行所需
的系统内存（Ｓｙｓｔｅｍ ＲＡＭ）空间全部配置在ｓｙｓＰｈｙｓ—
ＭｅｍＤｅｓｃ［］数组中，即由ＴＬＢ０来管理的。这样会有
下列两个缺点：
（１）会使ＴＬＢ０过大，查询ＴＬＢ０的时间会比较
长，每次访问内存的时间就被相应延长，从而影响系
统的实时性能。
（２）由于ＴＬＢ０项数的限制（２５６，Ｅ５００Ｖ１；５１２，
Ｅ５００Ｖ２，在系统内存（ＲＡＭ）超过１ ＧＢ（１ ＧＢ／４ ＫＢ＝
２５６）或者２ ＧＢ（２ ＧＢ／４ Ｉ①＝５ｌ２）的情况下，不可能每
一
页都在ＴＬＢ０中长期驻留，况且ＴＬＢ０中还要配置
ＲＯＭ，外设，寄存器等的地址空间，这样必然会导致
生的几率，在ＴＬＢｌ有剩余可用项的情况下，把一部
分系统内存配置在ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口数组中，即由
ＴＬＢ１中来管理和映射。这样既可以减少ＴＬＢ０的项
数从而降低整个ＴＬＢ的查询时问，又可以减少ＴＬＢ的
缺页几率。但是并非所有的系统内存都可以在ＴＬＢ１
中配置，这是因为Ｖｘｗｏｒｋｓ操作系统通常对内核代
码，应用程序代码、栈数据和关键数据设置内存保护
属性（例如：ＭＭＵ ＡＴＴＲ ＰＲＯＴ ＳＵＰ ＲＥＡＤ，ＭＭＵ
ＡＴＴＲ ＰＲＯＴ ＳＵＰ ｗＲＩＴ Ｅ［６］等），这样可以对它们提
供有效的保护。但是这些属性ＴＬＢ１不支持，因此内
核代码、应用程序代码、栈数据和关键数据所占有
的内存必须由ＴＬＢ０管理，即必须配置在ｓｙｓＰｈｙｓ．
ＭｅｍＤｅｓｃ［］数组中。
如第３章所述，系统内存分区（ｓｙｓｔｅｍ ｍｅｍｏｒｙ
ｐａｒｔｉｔｉｏｎ）是专门为堆和栈空间分配所用，它的起始地
址在系统初始化的时候指定。本文的优化思想就是
把堆内存和栈内存分开，不让它们共享一个系统内
存分区。为栈内存创建一个专门内存分区，如图６所
示。由于栈内存通常需要设置成可保护的，所以它
的内存映射仍然配置在ＴＬＢ０中。而堆内存通常不
需要设成可保护的，它仍然使用系统内存分区，不过
系统内存分区的大部分地址从ＴＬＢ０转移到ＴＬＢ１
来管理配置。
栈专用内存分区
原“系统内存分区”结束地址
（ＴＬＢ０）
新“系统内存分区”结束地址
（ＮＥＷ
ＳＹＳ
ＭＥＭ
ＰＯＯＬＥＮＤ
——
ＡＤＤＲ）
由ＴＬＢ０到ＴＬＢ１转移内存的结束地址
（ＭＯＶＥ ＴＯ ＴＬＢ１ ＥＮＤ ＡＤＤＲ）
新系统内存分区
ｂ（）
（二）
由ＴＬＢ０到ＴＬＢ１转移内存的开始地址
（ＭＯＶＥ
—
ＴＯ＿＿ＴＬＢ１一ＳＴＡＲＴ＿ＡＤＤ）
系统内存分区开始地址
图６优化ＴＬＢ示意图
具体的优化方法如下：
（１）测算出目前系统内存分￣＿（ｓｙｓｔｅｍ ｍｅｍｏｒｙ
Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ计算机工程与应用
ｐａｒｔｉｔｉｏｎ）的起始地址；即内核初始化函数ｋｅｍｅｌＩｎｉｔ（）
中会传递系统初始化的参数ｐＭｅｍＰｏｏｌＳｔａｒｔ和ｐＭｅｍ—
ＰｏｏｌＥｎｄ的值。
（２）计算出系统目前所有任务（ｔａｓｋ）的栈的大
小，预留出足够大的内存空间为栈所用。假设当前
所有任务的栈总大小是１ １ ＭＢ；因此可以选取１６ ＭＢ
为栈内存分区的空间大小。
（３）从默认的系统内存分区顶部预留出足够大
图９栈内存分配函数的修改
５ ＶｘＷｏｒｋｓ ＴＬＢ优化方法模拟实验与分析
为了便于技术验证，本文选用了一个ＣＰＵ为
ＰＰＣ８５６０（Ｅ５００ Ｃｏｒｅ），内存大小为１ ＧＢ，并配置有
以太网接口的嵌入式硬件平台，加载Ｖｘｗｏｒｋｓ６－３操
空间为栈所用，并创建一个新的分区——栈内存分
区。栈内存分区的开始地址即是新的系统内存分区结
束的地址。这块内存仍然配置在ｓｙｓＰｈｙｒｓＭｅｍＤｅｓｃ［１
数组中，即仍然由ＴＬＢ０做映射管理。
图７栈专用分区的创建
（４）根据数组ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ［］现有项的多少
（因为它的最大项数不能超过１６）和Ｅ５００ Ｃｏｒｅ所支
持的页的大小（注：内存地址要页对齐），确定要转移
内存的起始地址。定义图８所示变量。
（５）把从ＭＯｖＥ ＴＯ ＴＬＢ１ ＳＴＡＥＲＴ ＡＤＤＲ开
始到ＭＯＶＥ ＴＯ ＴＬＢ１ ＥＮＤ ＡＤＤＲ结束的内存块
从ｓｙｓＰｈｙｓＭｅｍＤｅｓｃ［］表中删掉，然后把这段内存添
加到ｓｙｓｓｔａｔｉｃＴｌｂＤｅｓｃ口表中；即把这段内存由ＴＬＢ０
转移到ＴＬＢ１做映射管理。
（６）修改内核初始化函数ｋｅｍｅｌＩｎｉｔ（），指定新的
系统内存分区的结束地址即是栈内存分区的开始地
址：（ＮＥｗ ＳＹＳ ＭＥＭ ＰＯＯＬ ＥＮＤ ＡＤＤＲ）；这是因
为新的系统内存分区排除了为栈内存所预留的空
间。例女ⅡｋｅｒｎｅｌＩｎｉｔ（（ＦｕＮｃＰＴＲ）ｕｓｒＲｏｏｔ，ＲＯＯＴ
ＳＴＡＣＫ
ＳＩＺＥ，ＭＥＭ
ＰＯＯＬＳＴＡＲＴ，ＮＥＷ
ＳＹＳ
———
ＭＥＭＰＯＯＬ
ＥＮＤ
ＡＤＤＲ，ＩＳＲ ＳＴＡＣＫＳＩＺＥ，１ＮＴ
＿＿
ＬＯＣＫ
ＬＥＶＥＬ）。
（７）修改栈内存分配函数，让它固定从新创建栈
分区中为每个任务分配栈空间，而不是从默认的系
统内存分区中分配。
作系统做了模拟实验。
具体实验步骤如下：
（１）加载并配置好Ｖｘｗｏｒｋｓ ６－３系统的网络模
块，使以太网接口处于工作状态，ＦＴＰ和ＩＣＭＰ协议
运行正常。
（２）搭建好局域网环境。
（３）在应用本文ＴＬＢ优化方法前，即在ＶｘＷｏｒｋｓ
系统ＭＭＵ ＴＬＢ的默认配置下，通过局域网中其他
主机分别用ＦＴＰ和ｐｉｎｇ工具向嵌入式主机系统发起
邱和ＩＣＭＰ连接（ｆｔｐ和ｐｉｎｇ的会话数大致按１：１０分
配）；然后逐步增加连接数，从而增加嵌入式系统的
业务量，记录在各个业务量上的ＣＰＵ利用率的数据，
如表１第２列所示。
表１模拟实验的ＣＰＵ利用率数据
（４）经测算，本次模拟实验的系统内存分区大小
为７３６ ＭＢ，根据本文所述方法，修改代码，把其中的
６４０ ＭＢ内存从ＴＬ０转移到ＴＬＢ１下配置。
（５）重复步骤（４），在同等业务量下记录ＣＰＵ在
ＴＬＢ优化后的利用率。如表１第３列所示。
从图１０可以看出，当没有业务量的时候（系统在
ＩＤＬＥ状态），ＣＰＵ利用率在优化前后分别是８％和５％
左右，ＣＰＵ利用率下降大约为３％；随着业务量的增
大，ＴＬＢ优化方法的优势体现得更加明显，ＣＰＵ利用
李丹：Ｅ５００ ＭＭＵ架构研究及ＶｘＷｏｒｋｓ下的优化方案 ２０１２，４８（３０） ６１
率大致可以降低５％～６％，这是因为更多的业务量，带
来了更多的内存访问操作，既然每次内存访问的时
间被缩短，所以内存访问次数越多会形成累加效应，
ｃＰｕ利用率下降就会越明显。
６Ｏ
５０
４０
Ｅ５００ Ｃｏｒｅ ＴＬＢ结构的方法，并做了实验比较优化
前后ＣＰＵ利用率的情况。实验证明，经过此种优化，
嵌入式系统的ＣＰＵ利用率可以被显著地降低，特别
是在系统高负载运行时具有更大的优势。
参考文献：
［１】卢仕听，尤凯迪．ＭＩＰＳ内存管理单元的设计与实现［Ｊ］．计算
机工程，２０１０，３６（２１）．
碍３０
２０
１０
［２】肖楠，高德远．基于ＶｘＷｏｒｋｓ的ＰｏｗｅｒＰＣ７５０ ＭＭＵ初始化
流程和内存保护策略分析 科学技术和工程，２００８，８（５）．
Ｏ
［３］ＦＲＥＥＳＣＡＬＥ．Ｅ５００ ｃｏｒｅ ｔｒａｉｎｉｎｇ ｃｏｕｒｓｅ［ＥＢ／０Ｌ］＿ｈｔｔｐ：／／
会话个数
ｗｗｗ．ｆｒｅｅｓｃａｌｅ．ｃｏｍ／ｆｉｌｅｓ／ｔｒａｉｎｉｎｇ￣ｄｆ／２６６４９
一
ＰＱ３一Ｅ５００
ＭＭＵ
ＷＢＴ．ｐｄ￣
图ｌ０优化前后的ＣＰＵ利用率比较图
［４］Ｗｉｎｄ Ｒｉｖｅｒ．ＶｘＷｏｒｋｓ ｋｅｒｎｅｌ ｐｒｏｇｒａｍｍｅｒ’Ｓ ｇｕｉｄｅ ６．４［ＥＢ／
６结束语
ＯＬ］．ｈｔｔｐ：／／ｗｗｗ—ａｄ．ｆｎａ１．ｇｏｖ／ｃｏｎｔｒｏｌｓ／ｍｉｃｒｏｄｇ／ｍａｎｕａｌｓ／ｖｘ—
ｗｏｒｋｓｋｅｒｎｅｌ￣ｒｏｇｒａｍｍｅｒｓ
ｇｕｉｄｅ
６．４．ｐｄｆ．
内存管理单元（ＭＭＵ）是影响系统实时性能的
＿
［５］刘小军，李秀娟．嵌入式操作系统ＶｘＷｏｒｋｓ的内存管理技
一
个关键因素之一。转换旁置缓冲区（ＴＬＢ）是内存
术研究［Ｊ］＿电子科技，２００８，２１（６）．
管理单元（ＭＭＵ）的核心部件。本文介绍了ＭＭＵ
［６］Ｗｉｎｄ Ｒｉｖｅｒ．ＶｘＷｏｒｋｓ ａｒｃｈｉｔｅｃｔｕｒｅ ｓｕｐｐｌｅｍｅｎｔ ６．４［ＥＢ／ＯＬ］．
的基本功能，重点分析了Ｅ５００ Ｃｏｒｅ ＴＬＢ的结构和
ｈｔｔｐ：／／ｗｗｗ—ａｄ．ｆｎａ１．ｇｏｖ／ｃｏｎｔｒｏｌｓ／ｍｉｃｒｏ￣／ｍａｎｕａｌｓ／ｖｘｗｏｒｋｓ
—
映射机制，提出了一种在ＶｘＷｏｒｋｓ操作系统下优化
ａｒｃｈｉｔｅｃｔｕｒｅ ｓｕｐｐｌｅｍｅｎ［６．４．ｐｄｆ．
（上接４２页）
参考文献：
相应的支持度为：
［１］Ｐｅａｒｌ Ｊ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ｒｅａｓｏｎｉｎｇ ｉｎ ｉｎｔｅｌｌｉｇｅｎｔ ｓｙｓｔｅｍ［Ｍ］．
ｄｓｐ【Ｃｌ， ）＝１却（Ｃ２， ）＝０．４５４
［Ｓ．１．］：Ｍｏｒｇａｎ Ｋａｕｆｍａｎｎ，１９８８．
ｄｓｐ（Ｃ３， ）＝０．３００ ｄｓｐ（Ｃ４， ）＝０．６８２
［２】Ｓｈａｆｅｒ Ｇ．Ａ ｍａｔｈｅｍａｔｉｃａｌ ｔｈｅｏｒｙ ｏｆ ｅｖｉｄｅｎｃｅ［Ｍ］．【Ｓ．１．］：
Ｐｒｉｎｃｅｔｏｎ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，１ ９７６．
以上结果也可以解释为每个元件不正常的后验
［３］叶建伟，曾成，武萍辉，等．一种计算ＰＡＳ准支持集合的启
概率，从上面的支持度可以看出元件ｃ 肯定是不正
发性算法［Ｊ］．计算机工程与应用，２００８，４４（４）：１０１．１０３．
常的。根据定理１（４），ｄｓｐ’（Ｃ Ｖ Ｃ３ Ｖ ， ＝１，表示
［４］Ｎｉｌｓｓｏｎ Ｎ Ｊ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ｌｏｇｉｃ［Ｊ］．Ａｒｔｉｉｆｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ，
元件Ｃ 、Ｃ。、Ｃ４中肯定有一个与Ｃ。同时不正常，
１９８６，２８：７１—８７．
不正常的可能性也比较大。而根据定理１（３），有
［５］Ｇｕｇｇｅｎｈｅｉｍｅｒ Ｈ，Ｆｒｅｅｄｍａｎ Ｒ Ｓ．Ｆｏｕｎｄａｔｉｏｎｓ ｏｆ ｐｒｏｂａｂｉ—
ｌｉｓｔｉｃ ｌｏｇｉｃ［Ｃ］／／Ｐｒｏｃ Ｉｎｅｒｎａｔｉｏｎａｌ Ｊｏｉｎｔ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｒ．
ｄｓｐ’（ｃ２ＡＣ３， ＝ｐ’（ １４）＋ｐ’（ １５）＝０．１３６，它表示ｃ２、Ｃ３
ｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ，１９８７．
同时不正常的支持度为０．１３６。
【６】Ｈａｅｎｎｉ Ｒ，Ｌｅｈｍａｎｎ Ｎ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ａｒｇｕｍｅｎｔａｔｉｏｎ ｓｙｓ－
比较两种计算结果可以看出，新定义的支持度
ｔｅｍｓ：ａ ｎｅｗ ｐｅｒｓｐｅｃｔｉｖｅ ｏｎ Ｄｅｍｐｓｔｅｒ－Ｓｈａｆｅｒ ｔｈｅｏｒｙ［Ｊ］．Ｉｎ－
反映元件正常与否的实际情况更明显。
ｔｅｍａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｉｎｔｅｌｌｉｇｅｎｔ Ｓｙｓｔｅｍｓ，２００３，１ ８（１）：
９３—１０６．
４结论
［７］Ｈａｅｎｎｉ Ｒ，Ｋｏｈｌａｓ Ｊ，Ｌｅｈｍａｎｎ Ｎ．Ｐｒｏｂａｂｉｌｉｓｔｉｃ ａｒｇｕｍｅｎｔａ—
ｔｉｏｎ ｓｙｓｔｅｍｓ［Ｃ］／／Ｋｏｈｌａｓ Ｊ，Ｍｏｒａｌ Ｓ．Ｈａｎｄｂｏｏｋ ｏｆ Ｄｅｆｅａｓｉ．
原支持度定义将不一致指派排除在外，分析不
ｂｌｅ Ｒｅａｓｏｎｉｎｇ ａｎｄ Ｕｎｃｅｒｔａｉｎｔｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍｓ，
够全面。本文提出的基于条件概率的支持度定义，
Ｖｏｌｕｍｅ ５：Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ Ｕｎｃｅｒｔａｉｎｔｙ ａｎｄ Ｄｅｆｅａｓｉｂｌｅ Ｒｅａ．
考虑了不一致指派，得到的结果更为合理。
ｓｏｎｉｎｇ．［Ｓ．１．］：Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，２０００．