2024年4月27日发(作者：卿秋荷)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.8
(22)申请日 2013.02.01
(71)申请人 哈尔滨工业大学
地址 150001 黑龙江省哈尔滨市南岗区西大直街92号
(72)发明人 魏长安 盛云龙 杨京礼 姜守达 刘忠林
(74)专利代理机构 哈尔滨市松花江专利商标事务所
代理人 张宏威
(51)
G05B23/02
权利要求说明书 说明书 幅图
(10)申请公布号 CN 103092194 A
(43)申请公布日 2013.05.08
(54)发明名称
基于USB总线的通用伺服机构性
能测试装置及测试方法
(57)摘要
基于USB总线的通用伺服机构性
能测试装置及测试方法，属于导弹伺服机
构性能测试领域。它解决了目前武器装备
的测试系统采用VXI总线模块组成，体积
大及成本高的问题。它在一片FPGA内部
实现了对两路AD转换芯片、一路DA转
换芯片的控制逻辑，并且可通过外部触发
或软件触发同步AD转换芯片和DA转换
芯片工作；它利用两组扫描AD同时对伺
服机构的激励信号与响应信号进行采集，
既可实现对伺服机构静态性能参数的测
试，又可以对动态响应特性进行准确测
试；在FPGA内部采用时间间隔FIFO与数
据FIFO，实现了对DA波形参数的自动控
制。本发明适用于通用伺服机构的性能测
试。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1.一种基于USB总线的通用伺服机构性能测试装置，它包括计算机(3)，其特征在
USB总线接口电路板(1)包括USB接口芯片(1-1)、寄存器组(1-2)、上行先进
先出存储器(1-3)、上行FIFO控制逻辑单元(1-4)、下行先进先出存储器(1-5)、
FIFO控制逻辑单元(1-6)、同步动态随机存储器(1-7)和控制器
于，它还包括USB总线接口电路板(1)和功能电路板(2)，
下行
(1-8)，
功能电路板(2)包括第一先进先出存储器(2-1)、第一AD控制逻辑单元(2-2)、
第一A/D转换芯片(2-3)、第一16选1多路开关(2-4)、第一调理电路
先进先出存储器(2-6)、第二AD控制逻辑单元(2-7)、第
二16选1多路开关(2-9)、第二调理电路
控制逻辑单元(2-12)、时间
和信号
(2-5)、第二
二A/D转换芯片(2-8)、第
(2-10)、触发及同步控制电路(2-11)、DA
间隔FIFO(2-13)、数据FIFO(2-14)、D/A转换芯片(2-15)
放大电路(2-16)，
计算机(3)的数据传输端与USB接口芯片(1-1)的第一数据传输端连接，USB接口
芯片(1-1)的第二数据传输端连接寄存器组(1-2)的第一数据传输端；
的下行数据输出端连接下行先进先出存储器(1-5)
器(1-5)的下行数据输出端连
的下行控制信
USB接口芯片(1-1)
的下行数据输入端，下行先进先出存储
接控制器(1-8)的下行数据输入端，USB接口芯片(1-1)
号输出端连接下行FIFO控制逻辑单元(1-6)的下行控制信号输入端，下行
FIFO控制逻辑单元(1-6)的下行控制信号输出端连接控制器(1-8)的下行控制
端； 信号输入
控制器(1-8)的上行控制信号输出端连接上行FIFO控制逻辑单元(1-4)的上行控制
信号输入端，上行FIFO控制逻辑单元(1-4)的上行控制信号输出端连
的上行控制信号输入端，控制器(1-8)的上
的上行数据输入端，
接USB接口芯片(1-1)
行数据输出端连接上行先进先出存储器(1-3)
上行先进先出存储器(1-3)的上行数据输出端连接寄存器组(1-2)的
上行数据输入端，寄存器组(1-2)的上行数据输出端连接USB接口芯片(1-1)
据输入端； 的上行数
控制器(1-8)的第一数据传输端连接寄存器组(1-2)的第二数据传输端，控制器(1-8)
控制器(1-8)的预设定波形数据输出端连接数据FIFO(2-14)的预设定波形数据输入
端，数据FIFO(2-14)的预设定波形数据输出端连接D/A转换芯片(2-
入端，D/A转换芯片
的第二数据传输端连接同步动态随机存储器(1-7)的数据传输端；
15)的数字信号输
(2-15)的模拟信号输出端连接信号放大电路(2-16)的模拟信号输入
端，信号放大电路(2-16)的激励信号输出端连接伺服机构(4)的激励信号输入
端；
控制器(1-8)的时间间隔数据信号输出端连接时间间隔FIFO(2-13)的时间间隔数据
信号输入端，时间间隔FIFO(2-13)的时间间隔数据信号输出端连接
的启动转换控制信号输入端，DA控制逻
D/A转换芯片(2-15)
DA控制逻辑单元(2-12)
辑单元(2-12)的启动转换控制信号输出端连接
的启动转换控制信号输入端，DA控制逻辑单元(2-12)的参数控制
信号输入端连接控制器(1-8)的第一参数控制信号输出端；
控制器(1-8)的同步触发控制信号输入端连接触发及同步控制电路(2-11)的同步触
发控制信号输出端，触发及同步控制电路(2-11)的同步控制信号输出
控制逻辑单元(2-2)的同步控制信号输入端、第二端分别连接第一AD
AD控制逻辑单元(2-7)的同步控制信 号输入端和DA控制逻辑单
的参数元(2-12)的同步控制信号输入端，第二AD控制逻辑单元(2-7)
控制信号输入端连接控制器(1-8)的第二参数控制信号输出端，第二AD控制逻辑
单元(2-7)的控制逻辑信号输出端连接第二先进先出存储器(2-6)的控制
逻辑信号输入端，
第一AD控制逻辑单元(2-2)的参数控制信号输入端连接控制器(1-8)的第三参数控
制信号输出端，第一AD控制逻辑单元(2-2)的控制逻辑信号输出端连
储器(2-1)的控制逻辑信号输入端； 接第一先进先出存
第二AD控制逻辑单元(2-7)的启动转换控制信号输出端连接第二A/D转换芯片(2-8)
的启动转换控制信号输入端，第二AD控制逻辑单元(2-7)的选
二16选1多路开关(2-9)的选择控制信号
号输入端连接第二调
择控制信号输出端连接第
输入端，第二16选1多路开关(2-9)的响应信
理电路(2-10)的调理信号输出端，第二调理电路(2-10)用于采集获
得伺服机构(4)的响应信号，第二16选1多路开关(2-9)的选通信号输出端连
A/D转换芯片(2-8)的模拟信号输入端，第二A/D转换
接第二先进先出存储器(2-6)的响应
数据信号输出
接第二
芯片(2-8)的数字信号输出端连
数据信号输入端，第二先进先出存储器(2-6)的响应
端连接控制器(1-8)的响应数据信号输入端，
第一AD控制逻辑单元(2-2)的启动转换控制信号输出端连接第一A/D转换芯片(2-3)
的启动转换控制信号输入端，第一AD控制逻辑单元(2-2)的选
一16选1多路开关(2-4)的选择控制信号
号输入端连接第一调
择控制信号输出端连接第
输入端，第一16选1多路开关(2-4)的激励信
理电路(2-5)的调理信号输出端，第一调理电路(2-5)用于采集获得
伺服机构(4)的激励信号，第一16选1多路开关(2-4)的
转换芯片(2-3)的模拟信号输入端，选通信号输出端连接第一A/D
第一A/D转换芯片(2-3)的数字信号输出端连接第 一先进先出存
储器(2-1)的激励数据信号输入端，第一先进先出存储器(2-1)的激励数据
信号输出端连接控制器(1-8)的激励数据信号输入端。
2.根据权利要求1所述的基于USB总线的通用伺服机构性能测试装置，其特征在
于， 它还包括外部触发电路(5)，外部触发电路(5)的触发信号输出
电路(2-11)的触发信号输入端。 端连接触发及同步控制
3.根据权利要求1或2所述的基于USB总线的通用伺服机构性能测试装置，其特
征
4.根据权利要求3所述的基于USB总线的通用伺服机构性能测试装置，其特征在
于，
5.一种基于权利要求1所述基于USB总线的通用伺服机构性能测试装置的测试方
法，
计算机(3)通过USB接口芯片(1-1)设置伺服机构(4)的控制参数，并存储在寄
存器组(1-2)中；
其特征在于，
所述USB接口芯片(1-1)的型号为CY7C68013。
在于，所述控制器(1-8)为TMS320VC3浮点型DSP芯片。
计算机(3)通过下行先进先出存储器(1-5)向控制器(1-8)发送控制命令及控制数
据，下行FIFO控制逻辑单元(1-6)用于控制下行先进先出存储器(1-5)
的读写；
控制器(1-8)通过上行先进先出存储器(1-3)向计算机(3)发送采集获得的伺服机
构(4)的工作状态参数及伺服机构(4)的激励信号与响应信号数据；上
单元(1-4)用于控制上行先进先出存储器(1-3)的读行FIFO控制逻辑
写；
同步动态随机存储器(1-7)用于存储计算机(3)发送给控制器(1-8)的控制数据及
第一A/D转换芯片(2-3)和第A/D转换芯片(2-8)采集获得的伺服机构
号与响应信号数据； (4)的激励信
控制器(1-8)根据计算机(3)发送的波形信息控制数据生成波形数据，波形数据中
每个点的电平值数据通过数据FIFO(2-14)发送给D/A转换芯片(2-15)，
相邻两个点之间的时间间隔数据通过时间间隔
由DA控制逻辑单元
波形数据中每
FIFO(2-13)发送给DA控制逻辑单元(2-12)，
(2-12)控制D/A转换芯片(2-15)启动转换时刻；D/A转换芯片(2-15)
将接收到的波形数据中每个点的电平值转换为模拟量输出到信号放大电路
放大电路(2-16)对输入信号
(2-16)，信号
进行放大处理，输出激励信号给伺服机构(4)；
第一调理电路(2-5)用于采集伺服机构(4)的16路激励信号，并完成对激励信号的
放大、衰减及滤波处理；然后，通过第一16选1多路开关(2-4)选出
送入第一A/D转换芯片(2-3)进行模数转
存储器(2-1)中，
其中一路激励信号，
换；该模数转换生成的数据存储到第一先进先出
第一AD控制逻辑单元(2-2)用于控制第一先进先出存储器(2-1)的
读写；
第二调理电路(2-10)用于采集伺服机构(4)的16路响应信号，并完成对响应信号
的放大、衰减及滤波处理；然后，通过第二16选1多路开关(2-9)选
号，送入第二A/D转换芯片(2-8)进行模数转换；
先出存储器(2-6)中，第二
的读写；
出其中一路响应信
该模数转换生成的数据存储到第二先进
AD控制逻辑单元(2-7)用于控制第二先进先出存储器(2-6)
触发及同步控制电路(2-11)用于控制DA控制逻辑单元(2-12)、控制器(1-8)、
6.根据权利要求5所述的基于USB总线的通用伺服机构性能测试方法，其特征在
于， 所述第一AD控制逻辑单元(2-2)和第二AD控制逻辑单元(2-7)
理相同，下面以第一AD控制逻辑单元
第二AD控制逻辑单元(2-7)和第一AD控制逻辑单元(2-2)保持同步工作。
的内部控制逻辑转换原
(2-2)为例进行说明；
第一AD控制逻辑单元(2-2)包括九种状态，分别为IDLE状态、State0状态、State1
状态、State2状态、State3状态、State4状态、State5状态、State6状
态和State7状态；
第一A/D转换芯片(2-3)由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片(2-3)进行模数转换前的空闲状态，进行内部初始化，
当有第一A/D转换芯片(2-3)的AD触发信号发生时，进入
State0状态；
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
换 芯片(2-3)转换开始，当该状态保持至4个时钟周期后，进入
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
State2状态；
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元(2-2)内部RAM读地址，该状态保持1个时钟周期后，
进入State3状态；
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关(2-4)的通道切换，保持1
状态； 个时钟周期后，进入State4
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换 芯片(2-3)进入AD转换阶段，等待第一A/D转换芯片(2-3)的
/BUSY信号置高后保持1个时钟周期，/BUSY信号置高，且当
进入State5状态；
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换 芯片(2-3)转换后的数据输出至第一AD控制逻辑单元(2-2)内部
State7状态；
周期后进入State6状态；
的寄存器，然后进入
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请 求，第一AD控制逻辑单元(2-2)内部的寄存器内存储的数据送
(2-1)，然后进入State0状态。 至第一先进先出存储器
7.根据权利要求6所述的基于USB总线的通用伺服机构性能测试方法，其特征在
于，
8.根据权利要求6或7所述的基于USB总线的通用伺服机构性能测试方法，其特
征 在于，DA控制逻辑单元(2-12)内部时序包括四种状态，分别
State2状态和State3状态：
所述4个时钟周期大于50ns。
为State0状态、State1状态、
D/A转换芯片(2-15)的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片(2-15)前一次转换后的模拟信
State1状态：/CS为0，LDAC为0，使D/A转换芯片(2-15)载入当前待转换数据，
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片(2-15)的
当此状态保持4个时钟周期后，进入State2状态；
号输出给信号放大电路(2-16)，当Start信号为1时，进入State1状态；
第一级锁存器rank1中，当此状态保持4个时钟周期后，进入State3
状态；
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片(2-15)
的第二级锁存器rank2中，当此状态保持2个时钟周期后，进入
State0状态。
说 明 书
技术领域
本发明涉及基于USB总线的通用伺服机构性能测试装置及测试方法，属于导弹伺
服
背景技术
导弹控制伺服系统由综合放大器和伺服机构组成，该系统的作用是依据较弱的电信
号 控制指令，高速驱动并精确定位各级推力矢量，从而实现对导弹姿态
机构系统是导弹控制系统的执行机构，是电气和
控制回路的重要环节。伺服
试非常
机构性能测试领域。
与轨道的控制。伺服
液压技术结合的产物，结构复杂，是导弹
机构的性能直接关系到导弹的控制稳定性，因此伺服机构的测
重要。
伺服机构的性能测试一般包括伺服机构的状态参数测试、位置特性测试、阶跃特性
测 试及频率特性测试。尽管伺服机构的种类型号多，测试参数的要求不
法和被测的物理量基本相同，即：根据系统在实
对应模拟信号，对伺服机构
计要求。
同，但它们的测试方
际飞行过程中对导弹伺服机构的要求输入
的输出信号进行测试，检查伺服机构的动静态性能是否符合设
基于以上分析，可采用虚拟仪器技术研制通用导弹伺服机构测试设备，实现利用
同一套伺服机构测试设备硬件，软件不改动或稍加改动即实现对多种型号导
测试。 弹伺服机构的
目前武器装备的测试系统多采用VXI总线。测试系统由测试计算机、1394卡、
VXI 机箱、VXI总线控制器及专用的VXI总线模块等多个部件组成。整
体积较大，成本较高，不宜携带。USB作为应
成为目前电脑中的标准扩展
个VXI总线测试系统
用在PC领域的总线技术，已得到广泛应用，
接口。USB具有低成本，传输速度快，小型化，便携，支持 热插拔，连接
灵活，独立供电，能进行错误检测和恢复，支持多类型传输方式等优点，是
发明内容
本发明是为了解决目前武器装备的测试系统采用VXI总线模块组成，体积大及成
本 高的问题，提供了一种基于USB总线的通用伺服机构性能测试装置
测试设备连接的理想接口。
及测试方法。
本发明所述基于USB总线的通用伺服机构性能测试装置，它包括计算机，它还包
括
USB总线接口电路板包括USB接口芯片、寄存器组、上行先进先出存储器、上行
FIFO 控制逻辑单元、下行先进先出存储器、下
控制器，
USB总线接口电路板和功能电路板，
行FIFO控制逻辑单元、同步动态随机存储器和
功能电路板包括第一先进先出存储器、第一AD控制逻辑单元、第一A/D转换芯
片、 第一16选1多路开关、第一调理电路、第二先进先出存储器、第二
第二A/D转换芯片、第二16选1多路开关、第二调理
控制逻辑单元、时间间隔FIFO、数据
AD控制逻辑单元、
电路、触发及同步控制电路、DA
FIFO、D/A转换芯片和信号放大电路，
计算机的数据传输端与USB接口芯片的第一数据传输端连接，USB接口芯片的第
二 数据传输端连接寄存器组的第一数据传输端；USB接口芯片的下行
先进先出存储器的下行数据输入端，下行先进先
下行数据输入端，USB接
行控制
数据输出端连接下行
出存储器的下行数据输出端连接控制器的
口芯片的下行控制信号输出端连接下行FIFO控制逻辑单元的下
信号输入端，下行FIFO控制逻辑单元的下行控制信号输出端连接控制器的下行控
控制器的上行控制信号输出端连接上行FIFO控制逻辑单元的上行控制信号输入端，
上行FIFO控制逻辑单元的上行控制信号输出端连接USB接口芯片
端，控制器的上行数据输出端连接上行先进先出
存储器的上行数据输出端连
接
制信号输入端；
的上行控制信号输入
存储器的上行数据输入端，上行先进先出
接寄存器组的上行数据输入端，寄存器组的上行数据输出端连
USB接口芯片的上行数据输入端；
控制器的第一数据传输端连接寄存器组的第二数据传输端，控制器的第二数据传输
端
控制器的预设定波形数据输出端连接数据FIFO的预设定波形数据输入端，数据
FIFO 的预设定波形数据输出端连接D/A转换芯片的数字信号输入端，D/A
号输出端连接信号放大电路的模拟信号输入端，信号放
机构的激励信号输入端；
连接同步动态随机存储器的数据传输端；
转换芯片的模拟信
大电路的激励信号输出端连接伺服
控制器的时间间隔数据信号输出端连接时间间隔FIFO的时间间隔数据信号输入端，
时间间隔FIFO的时间间隔数据信号输出端连接DA控制逻辑单元的
入端，DA控制逻辑单元的启动转换控制信号输
号输入端，DA控制逻辑单
端；
启动转换控制信号输
出端连接D/A转换芯片的启动转换控制信
元的参数控制信号输入端连接控制器的第一参数控制信号输出
控制器的同步触发控制信号输入端连接触发及同步控制电路的同步触发控制信号输
出端，触发及同步控制电路的同步控制信号输出端分别连接第一AD
控制信号输入端、第控制逻辑单元的同步
二AD控制逻辑单元的同步控制信号输入端和DA控制逻辑单元的同 步控制
信号输入端，第二AD控制逻辑单元的参数控制信号输入端连接控制器的第二参数
控制信号输出端，第二AD控制逻辑单元的控制逻辑信号输出端连接第二先
的控制逻辑信号输入端， 进先出存储器
第一AD控制逻辑单元的参数控制信号输入端连接控制器的第三参数控制信号输出
端，第一AD控制逻辑单元的控制逻辑信号输出端连接第一先进先出存储器
号输入端； 的控制逻辑信
第二AD控制逻辑单元的启动转换控制信号输出端连接第二A/D转换芯片的启动
转 换控制信号输入端，第二AD控制逻辑单元的选择控制信号输出端连
开关的选择控制信号输入端，第二16选1多路开关的
的调理信号输出端，第二调理电路
开关的选通信号输出
数字信
接第二16选1多路
响应信号输入端连接第二调理电路
用于采集获得伺服机构的响应信号，第二16选1多路
端连接第二A/D转换芯片的模拟信号输入端，第二A/D转换芯片的
号输出端连接第二先进先出存储器的响应数据信号输入端，第二先进先出存储器的
第一AD控制逻辑单元的启动转换控制信号输出端连接第一A/D转换芯片的启动
转 换控制信号输入端，第一AD控制逻辑单元的选择控制信号输出端连
开关的选择控制信号输入端，第一16选1多路开关的
的调理信号输出端，第一调理电路
开关的选通信号输出
数字信
响应数据信号输出端连接控制器的响应数据信号输入端，
接第一16选1多路
激励信号输入端连接第一调理电路
用于采集获得伺服机构的激励信号，第一16选1多路
端连接第一A/D转换芯片的模拟信号输入端，第一A/D转换芯片的
号输出端连接第一先进先出存储器的激励数据信号输入端，第一先进先出存储器的
它还包括外部触发电路，外部触发电路的触发信号输出端连接触发及同步控制电路
激励数据信号输出端连接控制器的激励数据信号输入端。
的
触发信号输入端。
一种基于上述基于USB总线的通用伺服机构性能测试装置的测试方法，
计算机通过USB接口芯片设置伺服机构的控制参数，并存储在寄存器组中；
计算机通过下行先进先出存储器向控制器发送控制命令及控制数据，下行FIFO控
制
控制器通过上行先进先出存储器向计算机发送采集获得的伺服机构的工作状态参数
及伺服机构的激励信号与响应信号数据；上行FIFO控制逻辑单元用
存储器的读写；
逻辑单元用于控制下行先进先出存储器的读写；
于控制上行先进先出
同步动态随机存储器用于存储计算机发送给控制器的控制数据及第一A/D转换芯
片 和第二A/D转换芯片采集获得的伺服机构的激励信号与响应信号数
据；
控制器根据计算机发送的波形信息控制数据生成波形数据，波形数据中每个点的电
平 值数据通过数据FIFO发送给D/A转换芯片，波形数据中每相邻两个
据通过时间间隔FIFO发送给DA控制逻辑单元，
启动转换时刻；D/A转换芯片将接
信号放大电路，
点之间的时间间隔数
由DA控制逻辑单元控制D/A转换芯片
收到的波形数据中每个点的电平值转换为模拟量输出到
信号放大电路对输入信号进行放大处理，输出激励信号给伺服机构；
第一调理电路用于采集伺服机构的16路激励信号，并完成对激励信号的放大、衰
减 及滤波处理；然后，通过第一16选1多路开关选出其中一路激励信
换芯片进行模数转换；该模数转换生成的数据存号，送入第一A/D转
储到第一先进先出存储器中，第一AD控
存储器的读写；
制逻辑单元用于控制第一先进先出
第二调理电路用于采集伺服机构的16路响应信号，并完成对响应信号的放大、衰
减 及滤波处理；然后，通过第二16选1多路开关选出其中一路响应信
换芯片进行模数转换；该模数转换生成的数据存
制逻辑单元用于控制第二先进先出
号，送入第二A/D转
储到第二先进先出存储器中，第二AD控
存储器的读写；
触发及同步控制电路用于控制DA控制逻辑单元、控制器、第二AD控制逻辑单元
和
所述第一AD控制逻辑单元和第二AD控制逻辑单元的内部控制逻辑转换原理相同，
第一AD控制逻辑单元包括九种状态，分别为IDLE状态、State0状态、State1状
态、 State2状态、State3状态、State4状态、State5状态、State6状态和
下面以第一AD控制逻辑单元为例进行说明；
第一AD控制逻辑单元保持同步工作。
State7状态；
第一A/D转换芯片由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片进行模数转换前的空闲状态，进行内部初始化，当
有
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
第一A/D转换芯片的AD触发信号发生时，进入State0状态；
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元内部RAM读地址，该状态保持1个时钟周期后，进入State3
换芯片转换开始，当该状态保持至4个时钟周期后，进入State2状态；
状态；
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关的通道切换，保持1个时钟周期
后，进入State4状态；
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片进入AD转换阶段，等待第一A/D转换芯片的/BUSY信号置高，且
置高后保持1个时钟周期，进入State5状态； 当/BUSY信号
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片转换后的数据输出至第一AD控制逻辑单元内部的寄存器，然后进入
周期后进入State6状态；
State7状态；
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请求，第一AD控制逻辑单元内部的寄存器内存储的数据送至第一先进先出
进入State0状态。 存储器，然后
所述4个时钟周期大于50ns。
DA控制逻辑单元内部时序包括四种状态，分别为State0状态、State1状态、State2
D/A转换芯片的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片前一次转换后的模拟信号输出
State1状态：/CS为0，LDAC为0，使D/A转换芯片载入当前待转换数据，当此状
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片的第一级
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片的第二
本发明的优点：本发明将USB总线技术与虚拟仪器技术相结合，来测试通用导弹
伺 服机构的激励信号和响应信号，以获得伺服机构的性能，能够解决导
的通用性和便携性问题，有利于大大降低对导弹
级锁存器rank2中，当此状态保持2个时钟周期后，进入State0状态。
锁存器rank1中，当此状态保持4个时钟周期后，进入State3状态；
态保持4个时钟周期后，进入State2状态；
给信号放大电路，当Start信号为1时，进入State1状态；
状态和State3状态：
弹伺服结构测试设备
伺服机构的测试成本。
本发明装置能够产生驱动伺服机构运动的激励信号，并利用AD将伺服机构的激励
信 号与响应信号同时采集回来，再对伺服机构的性能进行分析。设备采
和USB总线技术，设计了智能USB总线接口电
用控制器DSP、FPGA
路板，实现计算机与测试装置之间的通讯，
在USB总线仪器设计中，具有较好的复用性与可移植性；采用USB总线，
减小了设备体 积，设备具有便携性；归纳总结了伺服机构测试方法，
双扫描AD同时采集伺服机构的激励和响
弹伺服机构的测试，
提出利用DA输出激励信号、利用
应信号的通用测试方法，能够实现对多种型号导
设备具有通用性。
本发明可在不改动硬件设备的前提下，通过改变控制器内的控制程序，实现对多种
功 能电路的控制，实现不同的USB总线仪器。它在一片FPGA内部实
芯片、一路DA转换芯片的控制逻辑，并且可通过外部
和DA转换芯片工作。它利用两组扫描
集，既可实现对伺服
现了对两路AD转换
触发或软件触发同步AD转换芯片
AD同时对伺服机构的激励信号与响应信号进行采
机构静态性能参数的测试，又可以对动态响应特性进行准确测试。在
FPGA内部采用时间间隔FIFO与数据FIFO，实现了对DA波形参数的自动
任意波形输出。 控制，可实现
基于控制器DSP的智能USB总线接口电路板，在USB总线仪器设计中，具有较
好
附图说明
图1是本发明所述基于USB总线的通用伺服机构性能测试装置的原理框图；
图2是第一AD控制逻辑单元的内部控制逻辑状态转换图；
图3是DA控制逻辑单元的内部时序时序转换状态图；
图4是USB接口芯片与USB总线接口电路板的FPGA上配置的异步逻辑的电路图；
的复用性与可移植性，可节省USB总线仪器设计时间。
图5是图4中异步FIFO读逻辑的状态机；
图6是图4中异步FIFO写逻辑的状态机；
图7是外部触发电路的电路原理图；
图8是触发及同步控制电路的原理图。
具体实施方式
具体实施方式一：下面结合图1说明本实施方式，本实施方式所述基于USB总线
的 通用伺服机构性能测试装置，它包括计算机3，它还包括USB总线
电路板2， 接口电路板1和功能
USB总线接口电路板1包括USB接口芯片1-1、寄存器组1-2、上行先进先出存储
器 1-3、上行FIFO控制逻辑单元1-4、下行先进先出存储器1-5、下行
1-6、同步动态随机存储器1-7和控制器1-8， FIFO控制逻辑单元
功能电路板2包括第一先进先出存储器2-1、第一AD控制逻辑单元2-2、第一A/D
转换芯片2-3、第一16选1多路开关2-4、第一
第二AD控制逻辑单元2-7、
理电路2-10、
调理电路2-5、第二先进先出存储器2-6、
第二A/D转换芯片2-8、第二16选1多路开关2-9、第二调
触发及同步控制电路2-11、DA控制逻辑单元2-12、时间间隔FIFO2-13、
计算机3的数据传输端与USB接口芯片1-1的第一数据传输端连接，USB接口芯
片 1-1的第二数据传输端连接寄存器组1-2的第一数据传输端；USB接
据输出端连接下行先进先出存储器1-5的下行数据输入
数据FIFO2-14、D/A转换芯片2-15和信号放大电路2-16，
口芯片1-1的下行数
端，下行先进先出存储器1-5的下 行数据输出端连接控制器1-8的下行数据
端连接下行FIFO控制逻辑
的下行控制信
输入端，USB接口芯片1-1的下行控制信号输出
单元1-6的下行控制信号输入端，下行FIFO控制逻辑单元1-6
号输出端连接控制器1-8的下行控制信号输入端；
控制器1-8的上行控制信号输出端连接上行FIFO控制逻辑单元1-4的上行控制信
号 输入端，上行FIFO控制逻辑单元1-4的上行控制信号输出端连接
行控制信号输入端，控制器1-8的上行数据输出
据输入端，上行先进先出存储器
端，寄存器组
USB接口芯片1-1的上
端连接上行先进先出存储器1-3的上行数
1-3的上行数据输出端连接寄存器组1-2的上行数据输入
1-2的上行数据输出端连接USB接口芯片1-1的上行数据输入端；
控制器1-8的第一数据传输端连接寄存器组1-2的第二数据传输端，控制器1-8的
第
控制器1-8的预设定波形数据输出端连接数据FIFO2-14的预设定波形数据输入端，
数据FIFO2-14的预设定波形数据输出端连接D/A转换芯片2-15的数
转换芯片2-15的模拟信号输出端连接信号放大电路2-
路2-16的激励信号输出端连接伺
二数据传输端连接同步动态随机存储器1-7的数据传输端；
字信号输入端，D/A
16的模拟信号输入端，信号放大电
服机构4的激励信号输入端；
控制器1-8的时间间隔数据信号输出端连接时间间隔FIFO2-13的时间间隔数据信
号 输入端，时间间隔FIFO2-13的时间间隔数据信号输出端连接DA控
动转换控制信号输入端，DA控制逻辑单元2-12
换芯片2-15的启动转换控制信号
连接控制器1-8的第
制逻辑单元2-12的启
的启动转换控制信号输出端连接D/A转
输入端，DA控制逻辑单元2-12的参数控制信号输入端
一参数控制信号输出端；
控制器1-8的同步触发控制信号输入端连接触发及同步控制电路2-11的同步触发
控 制信号输出端，触发及同步控制电路2-11的同步控制信号输出端分
逻辑单元2-2的同步控制信号输入端、第二AD控制逻
和DA控制逻辑单元2-12的同步控制信
别连接第一AD控制
辑单元2-7的同步控制信号输入端
号输入端，第二AD控制逻辑单元2-7的参数控
制信号输入端连接控制器1-8的第二参数控制信号输出端，第二AD控制逻
控制逻辑信号输出端连接第二先进先出存储器2-6的控制逻辑
辑单元2-7的
信号输入端，
第一AD控制逻辑单元2-2的参数控制信号输入端连接控制器1-8的第三参数控制
信 号输出端，第一AD控制逻辑单元2-2的控制逻辑信号输出端连接第
2-1的控制逻辑信号输入端； 一先进先出存储器
第二AD控制逻辑单元2-7的启动转换控制信号输出端连接第二A/D转换芯片2-8
的 启动转换控制信号输入端，第二AD控制逻辑单元2-7的选择控制信
16选1多路开关2-9的选择控制信号输入端，第二16
端连接第二调理电路2-10的调理信号输
4的响应信号，第二
的模拟
号输出端连接第二
选1多路开关2-9的响应信号输入
出端，第二调理电路2-10用于采集获得伺服机构
16选1多路开关2-9的选通信号输出端连接第二A/D转换芯片2-8
信号输入端，第二A/D转换芯片2-8的数字信号输出端连接第二先进先出存储器
2-6的响应数据信号输入端，第二先进先出存储器2-6的响应数据信号输出
1-8的响应数据信号输入端， 端连接控制器
第一AD控制逻辑单元2-2的启动转换控制信号输出端连接第一A/D转换芯片2-3
的 启动转换控制信号输入端，第一AD控制逻辑单元2-2的选择控制信
16选1多路开关2-4的选择控制信号输入端，第一16
端连接第一调理电路2-5的调理信号输出
的激励信号，第一16选1
号输出端连接第一
选1多路开关2-4的激励信号输入
端，第一调理电路2-5用于采集获得伺服机构4
多路开关2-4的选通信号输出端连接第一A/D转换芯片2-3的 模拟信号输入
端，第一A/D转换芯片2-3的数字信号输出端连接第一先进先出存储器2-1
的激励数据信号输入端，第一先进先出存储器2-1的激励数据信号输出端连
的激励数据信号输入端。 接控制器1-8
本实施方式中，寄存器组1-2、上行先进先出存储器1-3、上行FIFO控制逻辑单元
1-4、下行先进先出存储器1-5和下行FIFO控制逻辑单元1-6集成在一片
第一先进先出存储器2-1、第一AD控制逻辑单元2-2、
AD控制逻辑单元2-7、触发及同步控制
FIFO2-13和数据FIFO2-14
FPGA芯片上，
第二先进先出存储器2-6、第二
电路2-11、DA控制逻辑单元2-12、时间间隔
集成在另一片FPGA芯片上。
本实施方式中所述功能电路板2主要包括一路信号源与双16路扫描AD。
本实施方式的工作过程为：
(1)通过USB接口芯片1-1接收收到计算机3下发的各种命令参数；
(2)接收计算机3设定的波形参数，根据参数计算波形数据，或直接接收计算机3
发送的波形数据，并将数据存储到同步动态随机
存储器SDRAM中；
(3)在触发及同步控制电路2-11的软件触发或外部触发信号有效时，将波形数据
(4)同时启动两个AD转换芯片同时对伺服机构4的激励信号及响应信号进行采
集，并将采集数据通过FIFO发送到控制器中；
发送至D/A转换芯片2-15前端数据FIFO2-14中，在DA控制逻辑单元2-12
的控制下，发送波形给信号放大电路2-16；
(5)通过USB接口芯片1-1将SDRAM中的数据送至计算机3进行处理显示。
具体实施方式二：下面结合图1、图7和图8说明本实施方式，本实施方式为对实
施 方式一的进一步说明，本实施方式还包括外部触发电路5，外部触发
出端连接触发及同步控制电路2-11的触发信号输入端。
电路5的触发信号输
图7所示，为了保证信号的可靠性和抗干扰，EXTRG_IN信号依次通过开关三极
管， 光耦后输出。光耦4脚通过一上拉电阻接3.3V电源是为了与FPGA
当EXTRG_IN为高电平时，三极管导通，使光耦
光耦4脚输出低电平，EXTRG信
的IO口电平兼容。
TLP521输入端1，2间发光二极管导通，
号作为FPGA引脚的输入信号。
图8所示触发及同步控制电路中，利用TRG_SIGNAL信号同时触发两个AD控制
逻
具体实施方式三：本实施方式为对实施方式一或二的进一步说明，本实施方式所述
控
具体实施方式四：本实施方式为对实施方式一、二或三的进一步说明，本实施方式
所
具体实施方式五：本实施方式为基于实施方式一所述基于USB总线的通用伺服机
构
计算机3通过USB接口芯片1-1设置伺服机构4的控制参数，并存储在寄存器组
1-2 中；
性能测试装置的测试方法，
述USB接口芯片1-1的型号为CY7C68013。
制器1-8为TMS320VC3浮点型DSP芯片。
辑单元和一个DA控制逻辑单元2-12启动工作，实现同步。
计算机3通过下行先进先出存储器1-5向控制器1-8发送控制命令及控制数据，下
行
控制器1-8通过上行先进先出存储器1-3向计算机3发送采集获得的伺服机构4的
工 作状态参数及伺服机构4的激励信号与响应信号数据；上行FIFO控
控制上行先进先出存储器1-3的读写；
FIFO控制逻辑单元1-6用于控制下行先进先出存储器1-5的读写；
制逻辑单元1-4用于
同步动态随机存储器1-7用于存储计算机3发送给控制器1-8的控制数据及第一
A/D 转换芯片2-3和第二A/D转换芯片2-8采
集获得的伺服机构4的激励信号与响应信号数据；
控制器1-8根据计算机3发送的波形信息控制数据生成波形数据，波形数据中每个
点 的电平值数据通过数据FIFO2-14发送给D/A转换芯片2-15，波形数
间的时间间隔数据通过时间间隔FIFO2-13发送
辑单元2-12控制D/A转换芯片2-
数据中每个点的电平
入信号
据中每相邻两个点之
给DA控制逻辑单元2-12，由DA控制逻
15启动转换时刻；D/A转换芯片2-15将接收到的波形
值转换为模拟量输出到信号放大电路2-16，信号放大电路2-16对输
进行放大处理，输出激励信号给伺服机构4；
第一调理电路2-5用于采集伺服机构4的16路激励信号，并完成对激励信号的放
大、 衰减及滤波处理；然后，通过第一16选1多路开关2-4选出其中一
一A/D转换芯片2-3进行模数转换；该模数转换
2-1中，第一AD控制逻辑单元2-
路激励信号，送入第
生成的数据存储到第一先进先出存储器
2用于控制第一先进先出存储器2-1的读写；
第二调理电路2-10用于采集伺服机构4的16路响应信号，并完成对响应信号的放
大、 衰减及滤波处理；然后，通过第二16选1多路开关2-9选出其中一
二A/D转换芯片2-8进行模数转换；该模数转换
2-6中，第二AD控制逻辑单元2-
路响应信号，送入第
生成的数据存储到第二先进先出存储器
7用于控制第二先进先出存储器2-6的读写；
触发及同步控制电路2-11用于控制DA控制逻辑单元2-12、控制器1-8、第二AD
控
本实施方式中，通过信号放大电路2-16产生驱动伺服机构4的激励信号，利用AD
将伺服机构4的激励信号和响应信号同时采集回来，再对伺服机构4的性能
制逻辑单元2-7和第一AD控制逻辑单元2-2保持同步工作。
进行分析。
所述先进先出存储器主要用于数据传输时缓冲数据，它在数据累积到一定程度时一
次 性将数据读走，避免频繁接收数据；FIFO控制逻辑用于控制先进先
写；同步动态随机存储器SDRAM1-7用于存储计算机
采集的数据。当数据传送到控制器1-8后，
算机3，也可以先暂时存放
出存储器FIFO的读
3发送给控制器1-8的数据及AD
可直接通过上行先进先出存储器1-3传输到计
到SDRAM中，当计算机3需要数据时再读取。
所述控制器1-8根据计算机3发送的波形信息控制数据生成的波形数据，包括每个
点 的电平值数据和每两个点之间的时间间隔数据，其中每个点的电平值
FIFO2-14发送给D/A转换芯片2-15，每两个点之间的
FIFO2-13发送给DA控制逻辑单元2-12，
号放大电路2-16能够增加
数据通过数据
时间间隔数据通过时间间隔
用于控制D/A转换芯片2-15启动转换时刻；信
信号驱动能力。
由于双16路AD的原理一致，只不过是被采集的信号不同，其中一组16路AD用
于 对伺服机构的激励信号进行采集，另一组
16路AD用于对伺服机构的响应信号进行采集。
A/D转换芯片转换生成的数据存储到FIFO中，当FIFO半满，产生中断信号，通
知 控制器1-8读取FIFO中的数据；控制器1-8读取FIFO中的数据后，
也可以存储到SDRAM中；16选1多路开关、
应的AD控制逻辑单元的控制下协
可直接传到计算机3，
A/D转换芯片和先进先出存储器全部在相
调工作。
触发及同步控制电路2-11可以通过外部触发，在AD和DA全部设置为外部触发
模
具体实施方式六：下面结合图1和图2说明本实施方式，本实施方式为对实施方式
五 的进一步说明，本实施方式所述的基于USB总线的通用伺服机构性
一AD控制逻辑单元2-2和第二AD控制逻辑单
面以第一AD控制逻辑单元2-2为
式情况下，如果外部触发信号产生上升沿，则会触发设备同步工作。
能测试方法，所述第
元2-7的内部控制逻辑转换原理相同，下
例进行说明；
第一AD控制逻辑单元2-2包括九种状态，分别为IDLE状态、State0状态、State1
状态、State2状态、State3状态、State4状态、State5状态、State6状态和
State7状态；
第一A/D转换芯片2-3由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片2-3进行模数转换前的空闲状态，进行内部初始化，
IDLE状态主要进行AD控制所涉及到的寄存器的初始化，包括初始化读RAM地
当有第一A/D转换芯片2-3的AD触发信号发生时，进入State0状态；
址、 读RAM指针、第一次启动AD标志位、AD扫描通道剩余数、写
钟计数寄存器、读RAM时钟、AD片选CS寄
FIFO请求、AD控制时
存器和AD转换R/C寄存器。
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元2-2内部RAM读地址，为切换通道做准备，该状态保持1个
进入State3状态；
换芯片2-3转换开始，当该状态保持至4个时钟周期后，进入State2状态；
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
时钟周期后，
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关2-4的通道切换，保持1个时钟
状态； 周期后，进入State4
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片2-3进入AD转换阶段，等待第一A/D转
信号置高后保持1个时钟周换芯片2-3的/BUSY信号置高，且当/BUSY
期，进入State5状态；
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
周期后进入State6状态；
换芯片2-3转换后的数据输出至第一AD控制逻辑单元2-2内部的寄存器，
状态； 然后进入State7
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请求，第一AD控制逻辑单元2-2内部的寄存器内存储的数据送至第一先进
2-1，然后进入State0状态。 先出存储器
两个A/D转换芯片均采用AD976AR，该芯片由R/C和/CS两个信号控制，开始一
次 转换时，R/C和/CS信号必须保证置低电平至少50ns。一旦转换开始，
平直到转换完成。转换结束时，/BUSY信号为高，转
AD976AR上电之后的第一次转换结果数
信号来控制转换过程和数据
少保持t12为
/BUSY信号为低电
换结果的有效数据可用。但在
据是不确定的。AD976AR的转换过程：用/CS
输出，在这种转换模式下R/C信号在/CS下降沿到来之前需至
10ns以上的低电平，当/CS和R/C满足上述时序关系时，/BUSY信号置低
且一直保持到一次转换结束为止，然后置高电平，当/CS再次置低且保持
转换数据输出有效，当/CS由低变高时，将数据送至寄
据送至数据FIFO中缓存。
50ns以上时，
存器，在下个时钟周期内将转换数
具体实施方式七：本实施方式为对实施方式六的进一步说明，本实施方式所述4个
时
具体实施方式八：下面结合图1至图6说明本实施方式，本实施方式为对实施方式
六 或七的进一步说明，本实施方式所述DA控制逻辑单元2-12内部时
别为State0状态、State1状态、State2状态和
钟周期大于50ns。
序包括四种状态，分
State3状态：
D/A转换芯片2-15的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片2-15前一次转换后的模拟信
号
State1状态：/CS为0，LDAC为0，使D/A转换芯片2-15载入当前待转换数据，
当
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片2-15的
第 一级锁存器rank1中，当此状态保持4个
此状态保持4个时钟周期后，进入State2状态；
输出给信号放大电路2-16，当Start信号为1时，进入State1状态；
时钟周期后，进入State3状态；
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片2-15
的 第二级锁存器rank2中，当此状态保持2个时钟周期后，进入State0
状态。
本发明中，控制器1-8为核心，负责与计算机3之间的通讯，调度协调A/D信号采
选择嵌入式控制器TMS320VC3浮点型DSP芯片作为控制器1-8，该芯片具有高效
能 的32位CPU，高达150MFLOPS的工作速度，能满足数据范围和精
位的片上SRAM，32位数据线，24位地址线确保了主
存储空间。
集、D/A波形信号产生、数据存取和USB总线接口工作。
度的要求；32K×32
控器具有的较大的寻址空间和数据
USB接口芯片1-1选用Cypress公司的CY7C68013，芯片资源丰富，具有优良的性
价 比。CY7C68013具有2种数据传输模式一种是SLAVE FIFO模式，
FIFO缓冲区，外部逻辑可以对这些端点FIFO缓
USB主机和外部逻辑之间通信，
线接口。另外一种数
芯片内部提供了多个
冲区进行读写操作，此时，USB数据在
一般情况下不需要CPU的干预，采用8位或16位的总
据传输模式是GPIF模式，该模式可设置为主从模式，主模式下可对 外部
FIFO存储器进行读写操作，支持并行的8位或16位总线传输，支持通过GPIF编
程 工具编程，灵活产生各种波形，支持多CTL和多RDY输入。本发明
模式，与外部控制逻辑的硬件连接如图4所示。 中采用SLAVE FIFO
从FIFO模式主要用于USB数据传输，包括从FIFO写和从FIFO读两种。从FIFO
的 读和写都是从外部逻辑的角度出发，而读和写又有同步和异步之分，
端点FIFO的读写。 本发明采用异步实现
68013芯片有4个端点FIFO存储器，分别是EP2、EP4、EP6、EP8。其传输方向、
大小可以通过特定寄存器进行配置。它们就是外部逻辑的操作对象。
共同操作下完成读写功能。下面详细介绍异步FIFO读
在图4中控制信号的
写用到的控制信号：
图5为图4中FPGA的异步FIFO读的状态机，其各个状态描述如下：
1)State0：空闲状态，当读事件发生时，将转向State1；
2)State1：指向OUTFIFO，选择FIFO地址FIFOADR[1∶0]，转向State2；
3)State2：当FIFO非空时，则转向State3，否则保持State2不变；
4)State3：置SLRD为低，SLOE为低，读取数据线FD上的数，然后转向State4；
5)State4：如果数据没读完，转向State2，否则转向State0。
图6为图4中FPGA的异步FIFO写的状态机，其各个状态描述如下：
1)State0：空闲状态，当写事件发生时，将转向State1；
2)State1：指向INFIFO，选择FIFO地址FIFOADR[1∶0]，转向State2；
3)State2：当FIFO非满时，则转向State3，否则保持State2不变；
4)State3：置SLWR为低，将数据线FD上的数写到FIFO，并将FIFO指针加一，
然后
5)State4：如果数据没写完，转向State2，否则转向State0。
DA控制逻辑单元2-12采用直接数字合成技术，利用DA实现信号输出。除了要满
足DA时序外，还要考虑到所发波形的点数，幅度，两点之间时间间隔问题。
在FPGA内生成两个位宽16、深度1024的FIFO，即时间间
分别用来存放波形数据和时间间隔。控制
据FIFO和时间间隔FIFO，
出特定波形。
转向State4；
本发明方法
隔FIFO2-13和数据FIFO2-14，
器1-8将生成波形所需的数据和间隔分别写入数
通过每隔一定时间间隔从数据FIFO中取数，进行DA转换输
当数据FIFO中的数少于半满时，产生控制器1-8中断，控制器1-8再次写
数据FIFO和时间间隔FIFO，由于控制器1-8写FIFO时钟频率大于DA读
频率，可以保证波形的连续输出。 FIFO的时钟
D/A转换芯片2-15采用AD669BR，该芯片的转换时序控制由以下三个引脚控制：
/CS， /L1和LDAC。时序转换图如图6所示。当/CS和/L1同时为低且保持
转换芯片2-15将当前数据线的数字量载入到DA转换
由低变高后延迟tLH＝110ns，
LDAC的高电
tcs＝50ns时，D/A
芯片的第一级锁存器rank1中；当/CS
LDAC的高电平将锁存器rank1中的数据送至rank2中；当
平变为低电平时，rank2中数据DAC转换，获得模拟量输出。由于在硬件
设计时，已将/L1接地，所以，DA时序逻辑控制仅由/CS和LDAC来实现。
2024年4月27日发(作者：卿秋荷)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.8
(22)申请日 2013.02.01
(71)申请人 哈尔滨工业大学
地址 150001 黑龙江省哈尔滨市南岗区西大直街92号
(72)发明人 魏长安 盛云龙 杨京礼 姜守达 刘忠林
(74)专利代理机构 哈尔滨市松花江专利商标事务所
代理人 张宏威
(51)
G05B23/02
权利要求说明书 说明书 幅图
(10)申请公布号 CN 103092194 A
(43)申请公布日 2013.05.08
(54)发明名称
基于USB总线的通用伺服机构性
能测试装置及测试方法
(57)摘要
基于USB总线的通用伺服机构性
能测试装置及测试方法，属于导弹伺服机
构性能测试领域。它解决了目前武器装备
的测试系统采用VXI总线模块组成，体积
大及成本高的问题。它在一片FPGA内部
实现了对两路AD转换芯片、一路DA转
换芯片的控制逻辑，并且可通过外部触发
或软件触发同步AD转换芯片和DA转换
芯片工作；它利用两组扫描AD同时对伺
服机构的激励信号与响应信号进行采集，
既可实现对伺服机构静态性能参数的测
试，又可以对动态响应特性进行准确测
试；在FPGA内部采用时间间隔FIFO与数
据FIFO，实现了对DA波形参数的自动控
制。本发明适用于通用伺服机构的性能测
试。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1.一种基于USB总线的通用伺服机构性能测试装置，它包括计算机(3)，其特征在
USB总线接口电路板(1)包括USB接口芯片(1-1)、寄存器组(1-2)、上行先进
先出存储器(1-3)、上行FIFO控制逻辑单元(1-4)、下行先进先出存储器(1-5)、
FIFO控制逻辑单元(1-6)、同步动态随机存储器(1-7)和控制器
于，它还包括USB总线接口电路板(1)和功能电路板(2)，
下行
(1-8)，
功能电路板(2)包括第一先进先出存储器(2-1)、第一AD控制逻辑单元(2-2)、
第一A/D转换芯片(2-3)、第一16选1多路开关(2-4)、第一调理电路
先进先出存储器(2-6)、第二AD控制逻辑单元(2-7)、第
二16选1多路开关(2-9)、第二调理电路
控制逻辑单元(2-12)、时间
和信号
(2-5)、第二
二A/D转换芯片(2-8)、第
(2-10)、触发及同步控制电路(2-11)、DA
间隔FIFO(2-13)、数据FIFO(2-14)、D/A转换芯片(2-15)
放大电路(2-16)，
计算机(3)的数据传输端与USB接口芯片(1-1)的第一数据传输端连接，USB接口
芯片(1-1)的第二数据传输端连接寄存器组(1-2)的第一数据传输端；
的下行数据输出端连接下行先进先出存储器(1-5)
器(1-5)的下行数据输出端连
的下行控制信
USB接口芯片(1-1)
的下行数据输入端，下行先进先出存储
接控制器(1-8)的下行数据输入端，USB接口芯片(1-1)
号输出端连接下行FIFO控制逻辑单元(1-6)的下行控制信号输入端，下行
FIFO控制逻辑单元(1-6)的下行控制信号输出端连接控制器(1-8)的下行控制
端； 信号输入
控制器(1-8)的上行控制信号输出端连接上行FIFO控制逻辑单元(1-4)的上行控制
信号输入端，上行FIFO控制逻辑单元(1-4)的上行控制信号输出端连
的上行控制信号输入端，控制器(1-8)的上
的上行数据输入端，
接USB接口芯片(1-1)
行数据输出端连接上行先进先出存储器(1-3)
上行先进先出存储器(1-3)的上行数据输出端连接寄存器组(1-2)的
上行数据输入端，寄存器组(1-2)的上行数据输出端连接USB接口芯片(1-1)
据输入端； 的上行数
控制器(1-8)的第一数据传输端连接寄存器组(1-2)的第二数据传输端，控制器(1-8)
控制器(1-8)的预设定波形数据输出端连接数据FIFO(2-14)的预设定波形数据输入
端，数据FIFO(2-14)的预设定波形数据输出端连接D/A转换芯片(2-
入端，D/A转换芯片
的第二数据传输端连接同步动态随机存储器(1-7)的数据传输端；
15)的数字信号输
(2-15)的模拟信号输出端连接信号放大电路(2-16)的模拟信号输入
端，信号放大电路(2-16)的激励信号输出端连接伺服机构(4)的激励信号输入
端；
控制器(1-8)的时间间隔数据信号输出端连接时间间隔FIFO(2-13)的时间间隔数据
信号输入端，时间间隔FIFO(2-13)的时间间隔数据信号输出端连接
的启动转换控制信号输入端，DA控制逻
D/A转换芯片(2-15)
DA控制逻辑单元(2-12)
辑单元(2-12)的启动转换控制信号输出端连接
的启动转换控制信号输入端，DA控制逻辑单元(2-12)的参数控制
信号输入端连接控制器(1-8)的第一参数控制信号输出端；
控制器(1-8)的同步触发控制信号输入端连接触发及同步控制电路(2-11)的同步触
发控制信号输出端，触发及同步控制电路(2-11)的同步控制信号输出
控制逻辑单元(2-2)的同步控制信号输入端、第二端分别连接第一AD
AD控制逻辑单元(2-7)的同步控制信 号输入端和DA控制逻辑单
的参数元(2-12)的同步控制信号输入端，第二AD控制逻辑单元(2-7)
控制信号输入端连接控制器(1-8)的第二参数控制信号输出端，第二AD控制逻辑
单元(2-7)的控制逻辑信号输出端连接第二先进先出存储器(2-6)的控制
逻辑信号输入端，
第一AD控制逻辑单元(2-2)的参数控制信号输入端连接控制器(1-8)的第三参数控
制信号输出端，第一AD控制逻辑单元(2-2)的控制逻辑信号输出端连
储器(2-1)的控制逻辑信号输入端； 接第一先进先出存
第二AD控制逻辑单元(2-7)的启动转换控制信号输出端连接第二A/D转换芯片(2-8)
的启动转换控制信号输入端，第二AD控制逻辑单元(2-7)的选
二16选1多路开关(2-9)的选择控制信号
号输入端连接第二调
择控制信号输出端连接第
输入端，第二16选1多路开关(2-9)的响应信
理电路(2-10)的调理信号输出端，第二调理电路(2-10)用于采集获
得伺服机构(4)的响应信号，第二16选1多路开关(2-9)的选通信号输出端连
A/D转换芯片(2-8)的模拟信号输入端，第二A/D转换
接第二先进先出存储器(2-6)的响应
数据信号输出
接第二
芯片(2-8)的数字信号输出端连
数据信号输入端，第二先进先出存储器(2-6)的响应
端连接控制器(1-8)的响应数据信号输入端，
第一AD控制逻辑单元(2-2)的启动转换控制信号输出端连接第一A/D转换芯片(2-3)
的启动转换控制信号输入端，第一AD控制逻辑单元(2-2)的选
一16选1多路开关(2-4)的选择控制信号
号输入端连接第一调
择控制信号输出端连接第
输入端，第一16选1多路开关(2-4)的激励信
理电路(2-5)的调理信号输出端，第一调理电路(2-5)用于采集获得
伺服机构(4)的激励信号，第一16选1多路开关(2-4)的
转换芯片(2-3)的模拟信号输入端，选通信号输出端连接第一A/D
第一A/D转换芯片(2-3)的数字信号输出端连接第 一先进先出存
储器(2-1)的激励数据信号输入端，第一先进先出存储器(2-1)的激励数据
信号输出端连接控制器(1-8)的激励数据信号输入端。
2.根据权利要求1所述的基于USB总线的通用伺服机构性能测试装置，其特征在
于， 它还包括外部触发电路(5)，外部触发电路(5)的触发信号输出
电路(2-11)的触发信号输入端。 端连接触发及同步控制
3.根据权利要求1或2所述的基于USB总线的通用伺服机构性能测试装置，其特
征
4.根据权利要求3所述的基于USB总线的通用伺服机构性能测试装置，其特征在
于，
5.一种基于权利要求1所述基于USB总线的通用伺服机构性能测试装置的测试方
法，
计算机(3)通过USB接口芯片(1-1)设置伺服机构(4)的控制参数，并存储在寄
存器组(1-2)中；
其特征在于，
所述USB接口芯片(1-1)的型号为CY7C68013。
在于，所述控制器(1-8)为TMS320VC3浮点型DSP芯片。
计算机(3)通过下行先进先出存储器(1-5)向控制器(1-8)发送控制命令及控制数
据，下行FIFO控制逻辑单元(1-6)用于控制下行先进先出存储器(1-5)
的读写；
控制器(1-8)通过上行先进先出存储器(1-3)向计算机(3)发送采集获得的伺服机
构(4)的工作状态参数及伺服机构(4)的激励信号与响应信号数据；上
单元(1-4)用于控制上行先进先出存储器(1-3)的读行FIFO控制逻辑
写；
同步动态随机存储器(1-7)用于存储计算机(3)发送给控制器(1-8)的控制数据及
第一A/D转换芯片(2-3)和第A/D转换芯片(2-8)采集获得的伺服机构
号与响应信号数据； (4)的激励信
控制器(1-8)根据计算机(3)发送的波形信息控制数据生成波形数据，波形数据中
每个点的电平值数据通过数据FIFO(2-14)发送给D/A转换芯片(2-15)，
相邻两个点之间的时间间隔数据通过时间间隔
由DA控制逻辑单元
波形数据中每
FIFO(2-13)发送给DA控制逻辑单元(2-12)，
(2-12)控制D/A转换芯片(2-15)启动转换时刻；D/A转换芯片(2-15)
将接收到的波形数据中每个点的电平值转换为模拟量输出到信号放大电路
放大电路(2-16)对输入信号
(2-16)，信号
进行放大处理，输出激励信号给伺服机构(4)；
第一调理电路(2-5)用于采集伺服机构(4)的16路激励信号，并完成对激励信号的
放大、衰减及滤波处理；然后，通过第一16选1多路开关(2-4)选出
送入第一A/D转换芯片(2-3)进行模数转
存储器(2-1)中，
其中一路激励信号，
换；该模数转换生成的数据存储到第一先进先出
第一AD控制逻辑单元(2-2)用于控制第一先进先出存储器(2-1)的
读写；
第二调理电路(2-10)用于采集伺服机构(4)的16路响应信号，并完成对响应信号
的放大、衰减及滤波处理；然后，通过第二16选1多路开关(2-9)选
号，送入第二A/D转换芯片(2-8)进行模数转换；
先出存储器(2-6)中，第二
的读写；
出其中一路响应信
该模数转换生成的数据存储到第二先进
AD控制逻辑单元(2-7)用于控制第二先进先出存储器(2-6)
触发及同步控制电路(2-11)用于控制DA控制逻辑单元(2-12)、控制器(1-8)、
6.根据权利要求5所述的基于USB总线的通用伺服机构性能测试方法，其特征在
于， 所述第一AD控制逻辑单元(2-2)和第二AD控制逻辑单元(2-7)
理相同，下面以第一AD控制逻辑单元
第二AD控制逻辑单元(2-7)和第一AD控制逻辑单元(2-2)保持同步工作。
的内部控制逻辑转换原
(2-2)为例进行说明；
第一AD控制逻辑单元(2-2)包括九种状态，分别为IDLE状态、State0状态、State1
状态、State2状态、State3状态、State4状态、State5状态、State6状
态和State7状态；
第一A/D转换芯片(2-3)由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片(2-3)进行模数转换前的空闲状态，进行内部初始化，
当有第一A/D转换芯片(2-3)的AD触发信号发生时，进入
State0状态；
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
换 芯片(2-3)转换开始，当该状态保持至4个时钟周期后，进入
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
State2状态；
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元(2-2)内部RAM读地址，该状态保持1个时钟周期后，
进入State3状态；
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关(2-4)的通道切换，保持1
状态； 个时钟周期后，进入State4
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换 芯片(2-3)进入AD转换阶段，等待第一A/D转换芯片(2-3)的
/BUSY信号置高后保持1个时钟周期，/BUSY信号置高，且当
进入State5状态；
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换 芯片(2-3)转换后的数据输出至第一AD控制逻辑单元(2-2)内部
State7状态；
周期后进入State6状态；
的寄存器，然后进入
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请 求，第一AD控制逻辑单元(2-2)内部的寄存器内存储的数据送
(2-1)，然后进入State0状态。 至第一先进先出存储器
7.根据权利要求6所述的基于USB总线的通用伺服机构性能测试方法，其特征在
于，
8.根据权利要求6或7所述的基于USB总线的通用伺服机构性能测试方法，其特
征 在于，DA控制逻辑单元(2-12)内部时序包括四种状态，分别
State2状态和State3状态：
所述4个时钟周期大于50ns。
为State0状态、State1状态、
D/A转换芯片(2-15)的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片(2-15)前一次转换后的模拟信
State1状态：/CS为0，LDAC为0，使D/A转换芯片(2-15)载入当前待转换数据，
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片(2-15)的
当此状态保持4个时钟周期后，进入State2状态；
号输出给信号放大电路(2-16)，当Start信号为1时，进入State1状态；
第一级锁存器rank1中，当此状态保持4个时钟周期后，进入State3
状态；
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片(2-15)
的第二级锁存器rank2中，当此状态保持2个时钟周期后，进入
State0状态。
说 明 书
技术领域
本发明涉及基于USB总线的通用伺服机构性能测试装置及测试方法，属于导弹伺
服
背景技术
导弹控制伺服系统由综合放大器和伺服机构组成，该系统的作用是依据较弱的电信
号 控制指令，高速驱动并精确定位各级推力矢量，从而实现对导弹姿态
机构系统是导弹控制系统的执行机构，是电气和
控制回路的重要环节。伺服
试非常
机构性能测试领域。
与轨道的控制。伺服
液压技术结合的产物，结构复杂，是导弹
机构的性能直接关系到导弹的控制稳定性，因此伺服机构的测
重要。
伺服机构的性能测试一般包括伺服机构的状态参数测试、位置特性测试、阶跃特性
测 试及频率特性测试。尽管伺服机构的种类型号多，测试参数的要求不
法和被测的物理量基本相同，即：根据系统在实
对应模拟信号，对伺服机构
计要求。
同，但它们的测试方
际飞行过程中对导弹伺服机构的要求输入
的输出信号进行测试，检查伺服机构的动静态性能是否符合设
基于以上分析，可采用虚拟仪器技术研制通用导弹伺服机构测试设备，实现利用
同一套伺服机构测试设备硬件，软件不改动或稍加改动即实现对多种型号导
测试。 弹伺服机构的
目前武器装备的测试系统多采用VXI总线。测试系统由测试计算机、1394卡、
VXI 机箱、VXI总线控制器及专用的VXI总线模块等多个部件组成。整
体积较大，成本较高，不宜携带。USB作为应
成为目前电脑中的标准扩展
个VXI总线测试系统
用在PC领域的总线技术，已得到广泛应用，
接口。USB具有低成本，传输速度快，小型化，便携，支持 热插拔，连接
灵活，独立供电，能进行错误检测和恢复，支持多类型传输方式等优点，是
发明内容
本发明是为了解决目前武器装备的测试系统采用VXI总线模块组成，体积大及成
本 高的问题，提供了一种基于USB总线的通用伺服机构性能测试装置
测试设备连接的理想接口。
及测试方法。
本发明所述基于USB总线的通用伺服机构性能测试装置，它包括计算机，它还包
括
USB总线接口电路板包括USB接口芯片、寄存器组、上行先进先出存储器、上行
FIFO 控制逻辑单元、下行先进先出存储器、下
控制器，
USB总线接口电路板和功能电路板，
行FIFO控制逻辑单元、同步动态随机存储器和
功能电路板包括第一先进先出存储器、第一AD控制逻辑单元、第一A/D转换芯
片、 第一16选1多路开关、第一调理电路、第二先进先出存储器、第二
第二A/D转换芯片、第二16选1多路开关、第二调理
控制逻辑单元、时间间隔FIFO、数据
AD控制逻辑单元、
电路、触发及同步控制电路、DA
FIFO、D/A转换芯片和信号放大电路，
计算机的数据传输端与USB接口芯片的第一数据传输端连接，USB接口芯片的第
二 数据传输端连接寄存器组的第一数据传输端；USB接口芯片的下行
先进先出存储器的下行数据输入端，下行先进先
下行数据输入端，USB接
行控制
数据输出端连接下行
出存储器的下行数据输出端连接控制器的
口芯片的下行控制信号输出端连接下行FIFO控制逻辑单元的下
信号输入端，下行FIFO控制逻辑单元的下行控制信号输出端连接控制器的下行控
控制器的上行控制信号输出端连接上行FIFO控制逻辑单元的上行控制信号输入端，
上行FIFO控制逻辑单元的上行控制信号输出端连接USB接口芯片
端，控制器的上行数据输出端连接上行先进先出
存储器的上行数据输出端连
接
制信号输入端；
的上行控制信号输入
存储器的上行数据输入端，上行先进先出
接寄存器组的上行数据输入端，寄存器组的上行数据输出端连
USB接口芯片的上行数据输入端；
控制器的第一数据传输端连接寄存器组的第二数据传输端，控制器的第二数据传输
端
控制器的预设定波形数据输出端连接数据FIFO的预设定波形数据输入端，数据
FIFO 的预设定波形数据输出端连接D/A转换芯片的数字信号输入端，D/A
号输出端连接信号放大电路的模拟信号输入端，信号放
机构的激励信号输入端；
连接同步动态随机存储器的数据传输端；
转换芯片的模拟信
大电路的激励信号输出端连接伺服
控制器的时间间隔数据信号输出端连接时间间隔FIFO的时间间隔数据信号输入端，
时间间隔FIFO的时间间隔数据信号输出端连接DA控制逻辑单元的
入端，DA控制逻辑单元的启动转换控制信号输
号输入端，DA控制逻辑单
端；
启动转换控制信号输
出端连接D/A转换芯片的启动转换控制信
元的参数控制信号输入端连接控制器的第一参数控制信号输出
控制器的同步触发控制信号输入端连接触发及同步控制电路的同步触发控制信号输
出端，触发及同步控制电路的同步控制信号输出端分别连接第一AD
控制信号输入端、第控制逻辑单元的同步
二AD控制逻辑单元的同步控制信号输入端和DA控制逻辑单元的同 步控制
信号输入端，第二AD控制逻辑单元的参数控制信号输入端连接控制器的第二参数
控制信号输出端，第二AD控制逻辑单元的控制逻辑信号输出端连接第二先
的控制逻辑信号输入端， 进先出存储器
第一AD控制逻辑单元的参数控制信号输入端连接控制器的第三参数控制信号输出
端，第一AD控制逻辑单元的控制逻辑信号输出端连接第一先进先出存储器
号输入端； 的控制逻辑信
第二AD控制逻辑单元的启动转换控制信号输出端连接第二A/D转换芯片的启动
转 换控制信号输入端，第二AD控制逻辑单元的选择控制信号输出端连
开关的选择控制信号输入端，第二16选1多路开关的
的调理信号输出端，第二调理电路
开关的选通信号输出
数字信
接第二16选1多路
响应信号输入端连接第二调理电路
用于采集获得伺服机构的响应信号，第二16选1多路
端连接第二A/D转换芯片的模拟信号输入端，第二A/D转换芯片的
号输出端连接第二先进先出存储器的响应数据信号输入端，第二先进先出存储器的
第一AD控制逻辑单元的启动转换控制信号输出端连接第一A/D转换芯片的启动
转 换控制信号输入端，第一AD控制逻辑单元的选择控制信号输出端连
开关的选择控制信号输入端，第一16选1多路开关的
的调理信号输出端，第一调理电路
开关的选通信号输出
数字信
响应数据信号输出端连接控制器的响应数据信号输入端，
接第一16选1多路
激励信号输入端连接第一调理电路
用于采集获得伺服机构的激励信号，第一16选1多路
端连接第一A/D转换芯片的模拟信号输入端，第一A/D转换芯片的
号输出端连接第一先进先出存储器的激励数据信号输入端，第一先进先出存储器的
它还包括外部触发电路，外部触发电路的触发信号输出端连接触发及同步控制电路
激励数据信号输出端连接控制器的激励数据信号输入端。
的
触发信号输入端。
一种基于上述基于USB总线的通用伺服机构性能测试装置的测试方法，
计算机通过USB接口芯片设置伺服机构的控制参数，并存储在寄存器组中；
计算机通过下行先进先出存储器向控制器发送控制命令及控制数据，下行FIFO控
制
控制器通过上行先进先出存储器向计算机发送采集获得的伺服机构的工作状态参数
及伺服机构的激励信号与响应信号数据；上行FIFO控制逻辑单元用
存储器的读写；
逻辑单元用于控制下行先进先出存储器的读写；
于控制上行先进先出
同步动态随机存储器用于存储计算机发送给控制器的控制数据及第一A/D转换芯
片 和第二A/D转换芯片采集获得的伺服机构的激励信号与响应信号数
据；
控制器根据计算机发送的波形信息控制数据生成波形数据，波形数据中每个点的电
平 值数据通过数据FIFO发送给D/A转换芯片，波形数据中每相邻两个
据通过时间间隔FIFO发送给DA控制逻辑单元，
启动转换时刻；D/A转换芯片将接
信号放大电路，
点之间的时间间隔数
由DA控制逻辑单元控制D/A转换芯片
收到的波形数据中每个点的电平值转换为模拟量输出到
信号放大电路对输入信号进行放大处理，输出激励信号给伺服机构；
第一调理电路用于采集伺服机构的16路激励信号，并完成对激励信号的放大、衰
减 及滤波处理；然后，通过第一16选1多路开关选出其中一路激励信
换芯片进行模数转换；该模数转换生成的数据存号，送入第一A/D转
储到第一先进先出存储器中，第一AD控
存储器的读写；
制逻辑单元用于控制第一先进先出
第二调理电路用于采集伺服机构的16路响应信号，并完成对响应信号的放大、衰
减 及滤波处理；然后，通过第二16选1多路开关选出其中一路响应信
换芯片进行模数转换；该模数转换生成的数据存
制逻辑单元用于控制第二先进先出
号，送入第二A/D转
储到第二先进先出存储器中，第二AD控
存储器的读写；
触发及同步控制电路用于控制DA控制逻辑单元、控制器、第二AD控制逻辑单元
和
所述第一AD控制逻辑单元和第二AD控制逻辑单元的内部控制逻辑转换原理相同，
第一AD控制逻辑单元包括九种状态，分别为IDLE状态、State0状态、State1状
态、 State2状态、State3状态、State4状态、State5状态、State6状态和
下面以第一AD控制逻辑单元为例进行说明；
第一AD控制逻辑单元保持同步工作。
State7状态；
第一A/D转换芯片由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片进行模数转换前的空闲状态，进行内部初始化，当
有
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
第一A/D转换芯片的AD触发信号发生时，进入State0状态；
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元内部RAM读地址，该状态保持1个时钟周期后，进入State3
换芯片转换开始，当该状态保持至4个时钟周期后，进入State2状态；
状态；
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关的通道切换，保持1个时钟周期
后，进入State4状态；
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片进入AD转换阶段，等待第一A/D转换芯片的/BUSY信号置高，且
置高后保持1个时钟周期，进入State5状态； 当/BUSY信号
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片转换后的数据输出至第一AD控制逻辑单元内部的寄存器，然后进入
周期后进入State6状态；
State7状态；
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请求，第一AD控制逻辑单元内部的寄存器内存储的数据送至第一先进先出
进入State0状态。 存储器，然后
所述4个时钟周期大于50ns。
DA控制逻辑单元内部时序包括四种状态，分别为State0状态、State1状态、State2
D/A转换芯片的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片前一次转换后的模拟信号输出
State1状态：/CS为0，LDAC为0，使D/A转换芯片载入当前待转换数据，当此状
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片的第一级
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片的第二
本发明的优点：本发明将USB总线技术与虚拟仪器技术相结合，来测试通用导弹
伺 服机构的激励信号和响应信号，以获得伺服机构的性能，能够解决导
的通用性和便携性问题，有利于大大降低对导弹
级锁存器rank2中，当此状态保持2个时钟周期后，进入State0状态。
锁存器rank1中，当此状态保持4个时钟周期后，进入State3状态；
态保持4个时钟周期后，进入State2状态；
给信号放大电路，当Start信号为1时，进入State1状态；
状态和State3状态：
弹伺服结构测试设备
伺服机构的测试成本。
本发明装置能够产生驱动伺服机构运动的激励信号，并利用AD将伺服机构的激励
信 号与响应信号同时采集回来，再对伺服机构的性能进行分析。设备采
和USB总线技术，设计了智能USB总线接口电
用控制器DSP、FPGA
路板，实现计算机与测试装置之间的通讯，
在USB总线仪器设计中，具有较好的复用性与可移植性；采用USB总线，
减小了设备体 积，设备具有便携性；归纳总结了伺服机构测试方法，
双扫描AD同时采集伺服机构的激励和响
弹伺服机构的测试，
提出利用DA输出激励信号、利用
应信号的通用测试方法，能够实现对多种型号导
设备具有通用性。
本发明可在不改动硬件设备的前提下，通过改变控制器内的控制程序，实现对多种
功 能电路的控制，实现不同的USB总线仪器。它在一片FPGA内部实
芯片、一路DA转换芯片的控制逻辑，并且可通过外部
和DA转换芯片工作。它利用两组扫描
集，既可实现对伺服
现了对两路AD转换
触发或软件触发同步AD转换芯片
AD同时对伺服机构的激励信号与响应信号进行采
机构静态性能参数的测试，又可以对动态响应特性进行准确测试。在
FPGA内部采用时间间隔FIFO与数据FIFO，实现了对DA波形参数的自动
任意波形输出。 控制，可实现
基于控制器DSP的智能USB总线接口电路板，在USB总线仪器设计中，具有较
好
附图说明
图1是本发明所述基于USB总线的通用伺服机构性能测试装置的原理框图；
图2是第一AD控制逻辑单元的内部控制逻辑状态转换图；
图3是DA控制逻辑单元的内部时序时序转换状态图；
图4是USB接口芯片与USB总线接口电路板的FPGA上配置的异步逻辑的电路图；
的复用性与可移植性，可节省USB总线仪器设计时间。
图5是图4中异步FIFO读逻辑的状态机；
图6是图4中异步FIFO写逻辑的状态机；
图7是外部触发电路的电路原理图；
图8是触发及同步控制电路的原理图。
具体实施方式
具体实施方式一：下面结合图1说明本实施方式，本实施方式所述基于USB总线
的 通用伺服机构性能测试装置，它包括计算机3，它还包括USB总线
电路板2， 接口电路板1和功能
USB总线接口电路板1包括USB接口芯片1-1、寄存器组1-2、上行先进先出存储
器 1-3、上行FIFO控制逻辑单元1-4、下行先进先出存储器1-5、下行
1-6、同步动态随机存储器1-7和控制器1-8， FIFO控制逻辑单元
功能电路板2包括第一先进先出存储器2-1、第一AD控制逻辑单元2-2、第一A/D
转换芯片2-3、第一16选1多路开关2-4、第一
第二AD控制逻辑单元2-7、
理电路2-10、
调理电路2-5、第二先进先出存储器2-6、
第二A/D转换芯片2-8、第二16选1多路开关2-9、第二调
触发及同步控制电路2-11、DA控制逻辑单元2-12、时间间隔FIFO2-13、
计算机3的数据传输端与USB接口芯片1-1的第一数据传输端连接，USB接口芯
片 1-1的第二数据传输端连接寄存器组1-2的第一数据传输端；USB接
据输出端连接下行先进先出存储器1-5的下行数据输入
数据FIFO2-14、D/A转换芯片2-15和信号放大电路2-16，
口芯片1-1的下行数
端，下行先进先出存储器1-5的下 行数据输出端连接控制器1-8的下行数据
端连接下行FIFO控制逻辑
的下行控制信
输入端，USB接口芯片1-1的下行控制信号输出
单元1-6的下行控制信号输入端，下行FIFO控制逻辑单元1-6
号输出端连接控制器1-8的下行控制信号输入端；
控制器1-8的上行控制信号输出端连接上行FIFO控制逻辑单元1-4的上行控制信
号 输入端，上行FIFO控制逻辑单元1-4的上行控制信号输出端连接
行控制信号输入端，控制器1-8的上行数据输出
据输入端，上行先进先出存储器
端，寄存器组
USB接口芯片1-1的上
端连接上行先进先出存储器1-3的上行数
1-3的上行数据输出端连接寄存器组1-2的上行数据输入
1-2的上行数据输出端连接USB接口芯片1-1的上行数据输入端；
控制器1-8的第一数据传输端连接寄存器组1-2的第二数据传输端，控制器1-8的
第
控制器1-8的预设定波形数据输出端连接数据FIFO2-14的预设定波形数据输入端，
数据FIFO2-14的预设定波形数据输出端连接D/A转换芯片2-15的数
转换芯片2-15的模拟信号输出端连接信号放大电路2-
路2-16的激励信号输出端连接伺
二数据传输端连接同步动态随机存储器1-7的数据传输端；
字信号输入端，D/A
16的模拟信号输入端，信号放大电
服机构4的激励信号输入端；
控制器1-8的时间间隔数据信号输出端连接时间间隔FIFO2-13的时间间隔数据信
号 输入端，时间间隔FIFO2-13的时间间隔数据信号输出端连接DA控
动转换控制信号输入端，DA控制逻辑单元2-12
换芯片2-15的启动转换控制信号
连接控制器1-8的第
制逻辑单元2-12的启
的启动转换控制信号输出端连接D/A转
输入端，DA控制逻辑单元2-12的参数控制信号输入端
一参数控制信号输出端；
控制器1-8的同步触发控制信号输入端连接触发及同步控制电路2-11的同步触发
控 制信号输出端，触发及同步控制电路2-11的同步控制信号输出端分
逻辑单元2-2的同步控制信号输入端、第二AD控制逻
和DA控制逻辑单元2-12的同步控制信
别连接第一AD控制
辑单元2-7的同步控制信号输入端
号输入端，第二AD控制逻辑单元2-7的参数控
制信号输入端连接控制器1-8的第二参数控制信号输出端，第二AD控制逻
控制逻辑信号输出端连接第二先进先出存储器2-6的控制逻辑
辑单元2-7的
信号输入端，
第一AD控制逻辑单元2-2的参数控制信号输入端连接控制器1-8的第三参数控制
信 号输出端，第一AD控制逻辑单元2-2的控制逻辑信号输出端连接第
2-1的控制逻辑信号输入端； 一先进先出存储器
第二AD控制逻辑单元2-7的启动转换控制信号输出端连接第二A/D转换芯片2-8
的 启动转换控制信号输入端，第二AD控制逻辑单元2-7的选择控制信
16选1多路开关2-9的选择控制信号输入端，第二16
端连接第二调理电路2-10的调理信号输
4的响应信号，第二
的模拟
号输出端连接第二
选1多路开关2-9的响应信号输入
出端，第二调理电路2-10用于采集获得伺服机构
16选1多路开关2-9的选通信号输出端连接第二A/D转换芯片2-8
信号输入端，第二A/D转换芯片2-8的数字信号输出端连接第二先进先出存储器
2-6的响应数据信号输入端，第二先进先出存储器2-6的响应数据信号输出
1-8的响应数据信号输入端， 端连接控制器
第一AD控制逻辑单元2-2的启动转换控制信号输出端连接第一A/D转换芯片2-3
的 启动转换控制信号输入端，第一AD控制逻辑单元2-2的选择控制信
16选1多路开关2-4的选择控制信号输入端，第一16
端连接第一调理电路2-5的调理信号输出
的激励信号，第一16选1
号输出端连接第一
选1多路开关2-4的激励信号输入
端，第一调理电路2-5用于采集获得伺服机构4
多路开关2-4的选通信号输出端连接第一A/D转换芯片2-3的 模拟信号输入
端，第一A/D转换芯片2-3的数字信号输出端连接第一先进先出存储器2-1
的激励数据信号输入端，第一先进先出存储器2-1的激励数据信号输出端连
的激励数据信号输入端。 接控制器1-8
本实施方式中，寄存器组1-2、上行先进先出存储器1-3、上行FIFO控制逻辑单元
1-4、下行先进先出存储器1-5和下行FIFO控制逻辑单元1-6集成在一片
第一先进先出存储器2-1、第一AD控制逻辑单元2-2、
AD控制逻辑单元2-7、触发及同步控制
FIFO2-13和数据FIFO2-14
FPGA芯片上，
第二先进先出存储器2-6、第二
电路2-11、DA控制逻辑单元2-12、时间间隔
集成在另一片FPGA芯片上。
本实施方式中所述功能电路板2主要包括一路信号源与双16路扫描AD。
本实施方式的工作过程为：
(1)通过USB接口芯片1-1接收收到计算机3下发的各种命令参数；
(2)接收计算机3设定的波形参数，根据参数计算波形数据，或直接接收计算机3
发送的波形数据，并将数据存储到同步动态随机
存储器SDRAM中；
(3)在触发及同步控制电路2-11的软件触发或外部触发信号有效时，将波形数据
(4)同时启动两个AD转换芯片同时对伺服机构4的激励信号及响应信号进行采
集，并将采集数据通过FIFO发送到控制器中；
发送至D/A转换芯片2-15前端数据FIFO2-14中，在DA控制逻辑单元2-12
的控制下，发送波形给信号放大电路2-16；
(5)通过USB接口芯片1-1将SDRAM中的数据送至计算机3进行处理显示。
具体实施方式二：下面结合图1、图7和图8说明本实施方式，本实施方式为对实
施 方式一的进一步说明，本实施方式还包括外部触发电路5，外部触发
出端连接触发及同步控制电路2-11的触发信号输入端。
电路5的触发信号输
图7所示，为了保证信号的可靠性和抗干扰，EXTRG_IN信号依次通过开关三极
管， 光耦后输出。光耦4脚通过一上拉电阻接3.3V电源是为了与FPGA
当EXTRG_IN为高电平时，三极管导通，使光耦
光耦4脚输出低电平，EXTRG信
的IO口电平兼容。
TLP521输入端1，2间发光二极管导通，
号作为FPGA引脚的输入信号。
图8所示触发及同步控制电路中，利用TRG_SIGNAL信号同时触发两个AD控制
逻
具体实施方式三：本实施方式为对实施方式一或二的进一步说明，本实施方式所述
控
具体实施方式四：本实施方式为对实施方式一、二或三的进一步说明，本实施方式
所
具体实施方式五：本实施方式为基于实施方式一所述基于USB总线的通用伺服机
构
计算机3通过USB接口芯片1-1设置伺服机构4的控制参数，并存储在寄存器组
1-2 中；
性能测试装置的测试方法，
述USB接口芯片1-1的型号为CY7C68013。
制器1-8为TMS320VC3浮点型DSP芯片。
辑单元和一个DA控制逻辑单元2-12启动工作，实现同步。
计算机3通过下行先进先出存储器1-5向控制器1-8发送控制命令及控制数据，下
行
控制器1-8通过上行先进先出存储器1-3向计算机3发送采集获得的伺服机构4的
工 作状态参数及伺服机构4的激励信号与响应信号数据；上行FIFO控
控制上行先进先出存储器1-3的读写；
FIFO控制逻辑单元1-6用于控制下行先进先出存储器1-5的读写；
制逻辑单元1-4用于
同步动态随机存储器1-7用于存储计算机3发送给控制器1-8的控制数据及第一
A/D 转换芯片2-3和第二A/D转换芯片2-8采
集获得的伺服机构4的激励信号与响应信号数据；
控制器1-8根据计算机3发送的波形信息控制数据生成波形数据，波形数据中每个
点 的电平值数据通过数据FIFO2-14发送给D/A转换芯片2-15，波形数
间的时间间隔数据通过时间间隔FIFO2-13发送
辑单元2-12控制D/A转换芯片2-
数据中每个点的电平
入信号
据中每相邻两个点之
给DA控制逻辑单元2-12，由DA控制逻
15启动转换时刻；D/A转换芯片2-15将接收到的波形
值转换为模拟量输出到信号放大电路2-16，信号放大电路2-16对输
进行放大处理，输出激励信号给伺服机构4；
第一调理电路2-5用于采集伺服机构4的16路激励信号，并完成对激励信号的放
大、 衰减及滤波处理；然后，通过第一16选1多路开关2-4选出其中一
一A/D转换芯片2-3进行模数转换；该模数转换
2-1中，第一AD控制逻辑单元2-
路激励信号，送入第
生成的数据存储到第一先进先出存储器
2用于控制第一先进先出存储器2-1的读写；
第二调理电路2-10用于采集伺服机构4的16路响应信号，并完成对响应信号的放
大、 衰减及滤波处理；然后，通过第二16选1多路开关2-9选出其中一
二A/D转换芯片2-8进行模数转换；该模数转换
2-6中，第二AD控制逻辑单元2-
路响应信号，送入第
生成的数据存储到第二先进先出存储器
7用于控制第二先进先出存储器2-6的读写；
触发及同步控制电路2-11用于控制DA控制逻辑单元2-12、控制器1-8、第二AD
控
本实施方式中，通过信号放大电路2-16产生驱动伺服机构4的激励信号，利用AD
将伺服机构4的激励信号和响应信号同时采集回来，再对伺服机构4的性能
制逻辑单元2-7和第一AD控制逻辑单元2-2保持同步工作。
进行分析。
所述先进先出存储器主要用于数据传输时缓冲数据，它在数据累积到一定程度时一
次 性将数据读走，避免频繁接收数据；FIFO控制逻辑用于控制先进先
写；同步动态随机存储器SDRAM1-7用于存储计算机
采集的数据。当数据传送到控制器1-8后，
算机3，也可以先暂时存放
出存储器FIFO的读
3发送给控制器1-8的数据及AD
可直接通过上行先进先出存储器1-3传输到计
到SDRAM中，当计算机3需要数据时再读取。
所述控制器1-8根据计算机3发送的波形信息控制数据生成的波形数据，包括每个
点 的电平值数据和每两个点之间的时间间隔数据，其中每个点的电平值
FIFO2-14发送给D/A转换芯片2-15，每两个点之间的
FIFO2-13发送给DA控制逻辑单元2-12，
号放大电路2-16能够增加
数据通过数据
时间间隔数据通过时间间隔
用于控制D/A转换芯片2-15启动转换时刻；信
信号驱动能力。
由于双16路AD的原理一致，只不过是被采集的信号不同，其中一组16路AD用
于 对伺服机构的激励信号进行采集，另一组
16路AD用于对伺服机构的响应信号进行采集。
A/D转换芯片转换生成的数据存储到FIFO中，当FIFO半满，产生中断信号，通
知 控制器1-8读取FIFO中的数据；控制器1-8读取FIFO中的数据后，
也可以存储到SDRAM中；16选1多路开关、
应的AD控制逻辑单元的控制下协
可直接传到计算机3，
A/D转换芯片和先进先出存储器全部在相
调工作。
触发及同步控制电路2-11可以通过外部触发，在AD和DA全部设置为外部触发
模
具体实施方式六：下面结合图1和图2说明本实施方式，本实施方式为对实施方式
五 的进一步说明，本实施方式所述的基于USB总线的通用伺服机构性
一AD控制逻辑单元2-2和第二AD控制逻辑单
面以第一AD控制逻辑单元2-2为
式情况下，如果外部触发信号产生上升沿，则会触发设备同步工作。
能测试方法，所述第
元2-7的内部控制逻辑转换原理相同，下
例进行说明；
第一AD控制逻辑单元2-2包括九种状态，分别为IDLE状态、State0状态、State1
状态、State2状态、State3状态、State4状态、State5状态、State6状态和
State7状态；
第一A/D转换芯片2-3由转换信号R/C和片选信号/CS控制，
IDLE状态：第一A/D转换芯片2-3进行模数转换前的空闲状态，进行内部初始化，
IDLE状态主要进行AD控制所涉及到的寄存器的初始化，包括初始化读RAM地
当有第一A/D转换芯片2-3的AD触发信号发生时，进入State0状态；
址、 读RAM指针、第一次启动AD标志位、AD扫描通道剩余数、写
钟计数寄存器、读RAM时钟、AD片选CS寄
FIFO请求、AD控制时
存器和AD转换R/C寄存器。
State0状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定AD扫
描
State1状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为0，第一A/D转
State2状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，设定第一AD
控制逻辑单元2-2内部RAM读地址，为切换通道做准备，该状态保持1个
进入State3状态；
换芯片2-3转换开始，当该状态保持至4个时钟周期后，进入State2状态；
模式，当AD控制时钟计数器大于预设值时，进入State1状态；
时钟周期后，
State3状态；检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，产生RAM
读 时钟，并进行第一16选1多路开关2-4的通道切换，保持1个时钟
状态； 周期后，进入State4
State4状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
换芯片2-3进入AD转换阶段，等待第一A/D转
信号置高后保持1个时钟周换芯片2-3的/BUSY信号置高，且当/BUSY
期，进入State5状态；
State5状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为0，保持4个时
钟
State6状态：检测转换信号R/C和片选信号/CS，R/C为1，/CS为1，第一A/D转
周期后进入State6状态；
换芯片2-3转换后的数据输出至第一AD控制逻辑单元2-2内部的寄存器，
状态； 然后进入State7
State7状态：检测转换信号R/C和片选信号/CS，R/C为0，/CS为1，产生写FIFO
请求，第一AD控制逻辑单元2-2内部的寄存器内存储的数据送至第一先进
2-1，然后进入State0状态。 先出存储器
两个A/D转换芯片均采用AD976AR，该芯片由R/C和/CS两个信号控制，开始一
次 转换时，R/C和/CS信号必须保证置低电平至少50ns。一旦转换开始，
平直到转换完成。转换结束时，/BUSY信号为高，转
AD976AR上电之后的第一次转换结果数
信号来控制转换过程和数据
少保持t12为
/BUSY信号为低电
换结果的有效数据可用。但在
据是不确定的。AD976AR的转换过程：用/CS
输出，在这种转换模式下R/C信号在/CS下降沿到来之前需至
10ns以上的低电平，当/CS和R/C满足上述时序关系时，/BUSY信号置低
且一直保持到一次转换结束为止，然后置高电平，当/CS再次置低且保持
转换数据输出有效，当/CS由低变高时，将数据送至寄
据送至数据FIFO中缓存。
50ns以上时，
存器，在下个时钟周期内将转换数
具体实施方式七：本实施方式为对实施方式六的进一步说明，本实施方式所述4个
时
具体实施方式八：下面结合图1至图6说明本实施方式，本实施方式为对实施方式
六 或七的进一步说明，本实施方式所述DA控制逻辑单元2-12内部时
别为State0状态、State1状态、State2状态和
钟周期大于50ns。
序包括四种状态，分
State3状态：
D/A转换芯片2-15的转换时序由引脚/CS、引脚/L1和引脚LDAC控制，
State0状态：/CS为1，LDAC为0，使D/A转换芯片2-15前一次转换后的模拟信
号
State1状态：/CS为0，LDAC为0，使D/A转换芯片2-15载入当前待转换数据，
当
State2状态：/CS为1，LDAC为0，将时间间隔数据锁存在D/A转换芯片2-15的
第 一级锁存器rank1中，当此状态保持4个
此状态保持4个时钟周期后，进入State2状态；
输出给信号放大电路2-16，当Start信号为1时，进入State1状态；
时钟周期后，进入State3状态；
State3状态：/CS为1，LDAC为1，将时间间隔数据被锁存在D/A转换芯片2-15
的 第二级锁存器rank2中，当此状态保持2个时钟周期后，进入State0
状态。
本发明中，控制器1-8为核心，负责与计算机3之间的通讯，调度协调A/D信号采
选择嵌入式控制器TMS320VC3浮点型DSP芯片作为控制器1-8，该芯片具有高效
能 的32位CPU，高达150MFLOPS的工作速度，能满足数据范围和精
位的片上SRAM，32位数据线，24位地址线确保了主
存储空间。
集、D/A波形信号产生、数据存取和USB总线接口工作。
度的要求；32K×32
控器具有的较大的寻址空间和数据
USB接口芯片1-1选用Cypress公司的CY7C68013，芯片资源丰富，具有优良的性
价 比。CY7C68013具有2种数据传输模式一种是SLAVE FIFO模式，
FIFO缓冲区，外部逻辑可以对这些端点FIFO缓
USB主机和外部逻辑之间通信，
线接口。另外一种数
芯片内部提供了多个
冲区进行读写操作，此时，USB数据在
一般情况下不需要CPU的干预，采用8位或16位的总
据传输模式是GPIF模式，该模式可设置为主从模式，主模式下可对 外部
FIFO存储器进行读写操作，支持并行的8位或16位总线传输，支持通过GPIF编
程 工具编程，灵活产生各种波形，支持多CTL和多RDY输入。本发明
模式，与外部控制逻辑的硬件连接如图4所示。 中采用SLAVE FIFO
从FIFO模式主要用于USB数据传输，包括从FIFO写和从FIFO读两种。从FIFO
的 读和写都是从外部逻辑的角度出发，而读和写又有同步和异步之分，
端点FIFO的读写。 本发明采用异步实现
68013芯片有4个端点FIFO存储器，分别是EP2、EP4、EP6、EP8。其传输方向、
大小可以通过特定寄存器进行配置。它们就是外部逻辑的操作对象。
共同操作下完成读写功能。下面详细介绍异步FIFO读
在图4中控制信号的
写用到的控制信号：
图5为图4中FPGA的异步FIFO读的状态机，其各个状态描述如下：
1)State0：空闲状态，当读事件发生时，将转向State1；
2)State1：指向OUTFIFO，选择FIFO地址FIFOADR[1∶0]，转向State2；
3)State2：当FIFO非空时，则转向State3，否则保持State2不变；
4)State3：置SLRD为低，SLOE为低，读取数据线FD上的数，然后转向State4；
5)State4：如果数据没读完，转向State2，否则转向State0。
图6为图4中FPGA的异步FIFO写的状态机，其各个状态描述如下：
1)State0：空闲状态，当写事件发生时，将转向State1；
2)State1：指向INFIFO，选择FIFO地址FIFOADR[1∶0]，转向State2；
3)State2：当FIFO非满时，则转向State3，否则保持State2不变；
4)State3：置SLWR为低，将数据线FD上的数写到FIFO，并将FIFO指针加一，
然后
5)State4：如果数据没写完，转向State2，否则转向State0。
DA控制逻辑单元2-12采用直接数字合成技术，利用DA实现信号输出。除了要满
足DA时序外，还要考虑到所发波形的点数，幅度，两点之间时间间隔问题。
在FPGA内生成两个位宽16、深度1024的FIFO，即时间间
分别用来存放波形数据和时间间隔。控制
据FIFO和时间间隔FIFO，
出特定波形。
转向State4；
本发明方法
隔FIFO2-13和数据FIFO2-14，
器1-8将生成波形所需的数据和间隔分别写入数
通过每隔一定时间间隔从数据FIFO中取数，进行DA转换输
当数据FIFO中的数少于半满时，产生控制器1-8中断，控制器1-8再次写
数据FIFO和时间间隔FIFO，由于控制器1-8写FIFO时钟频率大于DA读
频率，可以保证波形的连续输出。 FIFO的时钟
D/A转换芯片2-15采用AD669BR，该芯片的转换时序控制由以下三个引脚控制：
/CS， /L1和LDAC。时序转换图如图6所示。当/CS和/L1同时为低且保持
转换芯片2-15将当前数据线的数字量载入到DA转换
由低变高后延迟tLH＝110ns，
LDAC的高电
tcs＝50ns时，D/A
芯片的第一级锁存器rank1中；当/CS
LDAC的高电平将锁存器rank1中的数据送至rank2中；当
平变为低电平时，rank2中数据DAC转换，获得模拟量输出。由于在硬件
设计时，已将/L1接地，所以，DA时序逻辑控制仅由/CS和LDAC来实现。