2024年5月19日发(作者：第五沛)
２０１７年第１期
（总第８５期）
桂林航天工业学院学报
ＪＯＵＲＮＡＬ ＯＦ ＧＵＩＬＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＬＯＧＹ 信息与电子工程
基于ＡＤ ９ ２ ６ ８的１ ６位高速
ＡＤＣ驱动电路设计
陈庞森 孙山林 孙贞。
５４１００４；
桂林
ｆ１桂林电子科技大学 信息与通信学院，广西 桂林
Ｉ２桂林航天工业学院 电子信息与自动化学院，广西
【３ 国家电网山东省东阿县供电公司，山东 聊城
］
Ｊ
５４１００４；Ｉ
２５２０００
摘 要ＡＤＣ模块在接收机前端或数据采集中都扮演着重要的角色，匹配电路对ＡＤＣ性能的发挥至关重要。论文从
模拟输入、时钟以及供电三个方面对ＡＤＣ芯片ＡＤ９２６８进行了电路设计。通过在射频信号的采集回放系统
关键词ＡＤＣ驱动电路；ＡＤ９２６８；匹配电路
文献标志码：Ａ 文章编号：２０９５—４８５９（２０１７）０１—０００１—０８ 中图分类号：ＴＮ７９２
模数转换器（ＡＤＣ）是数据采集中最重要的部 取了亚德诺半导体（ａｎａｌｏｇ ｄｅｖｉｃｅｓ）的ＡＤ９２６８。
分之一，是数据采集性能的关键，它完成信号从模
ＡＤ９２６８具有１２５ ＭＳＰＳ的最大转换速率；１６
拟到数字的转换＿１］。ＡＤＣ经过３０多年的发展和 位量化位宽；８８ ｄＢｃ的高无杂散动态范围；１２．６位
多次技术的改革，出现了多种类型，并行型、积分
的等效有效位数；６５０ ＭＨｚ模拟输入带宽以及低
型、压频变换型以及逐次逼近型，包括近年又出现
功耗、低失真等优点。随着目前模拟采样逐步向着
更高速度，更高转换位数，ＡＤＣ的电路设计对于
了＞：一△型和流水线型［２］。它们有各自的特点，
在较低速或中速、中等精度的数据采集中一般
可以满足不同的应用场合。
用积分型、压频变换型和逐次逼近型ＡＤＣ，而分级
型和流水线型的ＡＤＣ主要应用在高速数据Ａ／Ｄ
噪声以及干扰越来越敏感，每一个输入也就是模拟
输入、时钟以及优点，都应该要依序同等处理，以达
到如同技术手册中所列举的最佳性能＿１ 。本文从
这三个方面进行电路设计。
转换中，如高速数据采集、快速波形记录、瞬态信号
处理等＿３］。＞：一△型ＡＤＣ则主要应用于高精度
ｌ 供电设计
ＡＤ９２６８是一款高速率高分辨率的Ａ／Ｄ转换
场合，特别是地震勘探仪器、声纳、多媒体和数字音
器，其供电需小心设计，假如电源供应器没有经过
响系统等电子领域。
小心的设计，可能会在载波边带或是沿着载波边带
ＡＤＣ型号的选择，需要根据不同的应用场合
造成大破坏。
需求，最基本的考虑因素包括转换速率以及分辨
ＡＤＣ芯片涉及到模拟输入端和数字输出端，进
率＿４ ］。除此之外，还需要考虑无寄生动态
行供电设计时需对输入、输出分别进行设计。从数
（ｓＦＤＲ）、信噪比（ＳＮＲ）、非线性误差、谐波失真、
据手册可以得到，ＡＤ９２６８模拟电源电压Ａ、厂【）Ｄ为
线性带宽等 ］。在Ａ／Ｄ转换中的关键除了转换
１．８ Ｖ，数字驱动电源电压ＤＲＶＤＤ为１．８ Ｖ。进行
器的选择，为了发挥ＡＤＣ性能，还需为ＡＤＣ设计
ＡＤＣ供电设计时应首先考虑转换器挑选，然后是稳
模拟信号输人通道以及匹配ＡＤＣ驱动［８ 。根 压器挑选、低压降稳压器（１ｏｗ ｄｒｏｐｏｕｔ ｒｅｇｕｌａｔｏｒ，
转换开关等。图１为系统供电解决方案。
据系统性能指标要求以及上述因素考虑，本设计选
ＬＤＯ）、
＊
基金项目：国家自然科学基金《基于电子罗盘与ＭＥＭＳ陀螺仪的微型捷联航姿参考系统中姿态互补滤波与误差
补偿研究》（６１３６１００６）；广西科技厅科技攻关计划项目《基于ＢＤ／ＧＰＳ／ＧＬ０ＮＡＳＳ卫星系统多模多通道射频信号采集回
放设备研发项目》（桂科攻１５９８００８－－２９）；桂林电子科技大学研究生教育创新计划项目《噪声干扰条件下声源定位算法
研究》（ＹＪＣＸＳ２０１５２７）。
＊＊
作者简介：陈庞森，男，四川Ｉ内江人。硕士。研究方向：语音信号处理，卫星导航，卫星授时。
１
２０１７年第１期 桂林航天工业学院学报
（总第８５期）ＪＯＵＲＮＡＬ ＯＦ ＧＵＩＬＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＬＯＧＹ陈庞森孙山林１，１、贞／文
ＵＳＢ１
ＵＳＢ）
图１供电解决方案
ＡＤＣ电源设计需掌握好以下原则：①供电选 ＬＤＯ具有成本低，噪音低，静态电流小等突出优
择线性电源，线性电源具有很好的电源纹波性能，
点。本设计选用ＬＤＯ来给模数转换模块供电。
能为ＡＤＣ提供一个非常干净的电源。②区分 当输入电压远高于输出电压时，未输送到输出端的
ＡＤＣ的模拟电源，时钟电源和数字电源，使用磁珠 功率会以热能的形式辐射出，这样不仅ＬＤＯ的效
隔开给这些电源分别供电。③ＡＤＣ的电源要单独 率低下，并且会给系统带来散热困难的问题。对
提供，与其他部分的电源分开，而且布局时要放在
此，从图ｌ可以看出，本设计将输入电压经
模拟部分，避免ＡＤＣ的电源回流通路上面有其他
ＤＣ—ＤＣ转换器转换，再将其送入ＬＤＯ中。这样
的干扰信号。
使得ＬＤＯ能够高效率工作，降低系统功耗，同时
ＬＤＯ能够在较宽的负载电流和输入电压范围 还减少了系统散热。本文设计采用的ＤＣ—ＤＣ转
内保持额定输出电压，且输入和输出电压差很小。
换器为凌力尔特公司（Ｌｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐｏ—
２
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ｒａｔｉｏｎ）的４输出降压型微型模块（￣Ｍｏｄｕｌｅ￣）稳
４ Ａ、４ Ａ）或四输出（每输出４ Ａ）的稳压器。ＤＣ
压器ＬＴＭ４６４４，该器件可配置为单输出（１６ Ａ）、
双输出（１２ Ａ、４ Ａ或８ Ａ、８ Ａ）、三输出（８ Ａ、
Ｉ）Ｃ转换器设计原理图如图２所示。
网２ ＬＴＭ４６４４电路设汁原删
芯片Ｉ ＴＭ４６４进行了电源的一路分四类以及 在Ｉ Ｄ（）设计中，需注意以下指标：输入电压
电压的转换，实现５ Ｖ的电压转换到３．３ Ｖ、２．５ Ｖ、
范围、输 电压精度、压差、限流阈值、输出噪声以
１．０ Ｖ以及１．８ Ｖ。在ＤＣ—ＤＣ转换器的输入端并 及电源波纹抑制比等。本设计采用ＴＩ的
联了多个电容后接地以实现输入端的去耦。防止
ＴＰＳ７Ａ４７００。ＴＰＳ７Ａ４７００线性稳压器非常适合
电源波纹泄露到其他芯片中，从而产生噪声干扰。 于后置Ｄ【：ＤＣ转换器稳压。通过滤除ＤＣ—ＤＣ
同理在ＤＣ—ＤＣ转换器输出端也进行了特殊的接 开关转换所同有的输出电压纹波，可确保在灵敏仪
地处理。同时输入输出端都串联一磁珠ＦＢ，磁珠 器仪表、测试和测量、音频和ＲＦ应用中将系统性能
对ＭＨｚ级以上的信号有较好的吸收作用，能有效
最大化。图３～５为ＡＤ９２６８的电源驱动 配电路。
降低各电源问的相互影响。
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图３ ＬＤ（）输入前端肛珂芒电路原理
３
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网４ ＡＤＣ模拟电源供应电路原理图
图５ ＡＤＣ数字输出驱动电源电路原理罔
在Ｉ Ｉ）Ｏ设计中，使用了两片ＴＰＳ７Ａ４７００线
本地１Ｏ ＭＨｚ时钟。当外部１０ ＭＨｚ时钟输入存在
性稳压器分别对数字电源以及模拟进行稳压和电
时，内部ｌ０ ＭＨｚ时钟参考外部１０ ＭＨｚ时钟进行
压转换。将３．３ Ｖ的输入电压转换为１．８ Ｖ的输
锁相后得到。
出电压。在线性稳压器输入、输出端都进行了接去
磁珠
系统内部１０ ＭＨｚ时钟使用Ｋ（）Ｈ３６Ｄ高稳定
补振荡器得到。Ｋ（）Ｈ３６Ｄ输 为正玄波，其具有
耦电容后的接地处理，同时在输出端还串联了一 恒温晶振配合使用ＶＣＴＣＸ（）Ｉ）ＳＡ５３５ＳＤ压控温
３Ｏ ｄＢ的谐波抑制以及一８Ｏ ｄＢ的杂波抑制。
图６为系统１０ ＭＨｚ的时钟源电路原理图，
２ 时钟设计
ＡＤＣ时钟电路设计中采用的时钟方案、类型、
（ａ）为系统内部时钟源。（ｂ）为外部１０ ＭＨｚ参考时
ＭＫ０４９０６．经
电 等级、时钟抖动都是必须予以考虑的问题，时
钟。两个时钟源作为输入进入Ｉ
钟抖动会使ＡＤＣ的内部电路地错误触发，结果造
ＬＭＫ０４９０６进行锁相．抖动消除以及倍频后输 。
成模拟输入信号在幅度上的误采样。
Ｉ ＭＫ０４９０６是一款带６路可编程输ｍ的超低噪声
ＲＭＳ（１０Ｏ
系统时钟设计方案中，包含两个１０ ＭＨｚ时钟
时钟抖动清除器／倍频器，其具有１２３ ｆｓ
源和一个外部采样时钟。两个１０ ＭＨｚ时钟源，一
Ｈｚ至２Ｏ ＭＨｚ）超低的均方根值（ＲＭＳ）抖动性
皋Ｊ ７为ＬＭＫ０４９０６电路原理罔。
个为外部１０ ＭＨｚ参考时钟，一个为本地１０ ＭＨｚ
能。『
时钟。当外部１０ ＭＨｚ时钟没有输人时，系统使用
４
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（总第８５期）Ｊ（）ＵＲＮＡＩ ＯＦ ＧＵＩＩ ＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲ（）ＳＰＡＣＥ ＴＥＣＨＮＯＬ（）ＧＹ陈庞森－Ｅ、山林孙贞／文
ｌＩ
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ＶＣＴＣＸＯＤＳＡ５３ ｉＳＤ １０ＭＨｚ（ｐｕＣ３－Ｓｐｐｍ）
／ｔ
５０Ｆ５９Ｐ４Ｓ－１０ＭＨｚ
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（ａ）内部时钟
外部ＩＯＨＲｚ参考时钟
０．１ｕＦ
（ｂ）外部时钟
图６ 系统时钟源电路原理图
图７ ＬＭＫ０４９０６电路原理图
对ＬＭＫ０４９０６匹配电路进行设计时电源输入
系统多个地方涉及到时钟的使用，所以，本设
端进行了多个电容的并联，实现电源波纹去耦。同
计将系统主时钟产生电路的输出接入时钟缓冲器
时时钟输入端也进行了接去耦电容后接地处理。
将其分为四路，分别供给所需模块。在本设计中，
ＬＭＫ０４９０６主要实现的是时钟的去抖动以及时钟 时钟缓冲器采样的是ＴＩ公司的ＣＤＣＬＶＰ１０２４，这
分路，将一路时钟分为了六路时钟进行差分输出。
是一款高度通用的低附加抖动缓冲器，可通过两个
，ＬＶＤＳ或Ｉ ＶＣＭ（）Ｓ输入（ＩＮ０，
差分信号的好处是在板上传输时能够抑制共模
可选ＬＶＰＥＣＩ
干扰。
ＩＮ１）中的一个分配给四对差分ＬＶＰＥＣＬ时钟输
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出（ＯＵＴ０ ＯＵＴ３），以最小的时钟偏差进行时钟 样时钟和内部采样时钟，内部采样时钟为
分配。
ＬＭＫ０４９Ｏ６生成。其电路原理图如图８所示。
ＣＤＣＬＶＰ１０２４的两个输入时钟分别为外部采
图８时钟缓冲器电路原理图
振荡器产生时钟经消抖动后作为本地采样时
３输入匹配电路设计
钟送入时钟ＢＵＦＦＥＲ，同时时钟ＢＵＦＦＥＲ的另一
ＡＤＣ前端匹配电路的设计与ＡＤＣ性能的发
个输入为外部采样信号输入。本地时钟输入端串
挥息息相关，在输入前端配置中，一般选择放大器
联了一个０．１“Ｆ的电源以隔绝直流，外部采样时
或变压器，另外还可以选择差分驱动器。本文只对
钟进行了差分转换，将单端输入转化为差分信号输
变压器和放大器进行比较，如表１所示。
入到时钟ＢＵＦＦＥＲ中。同时在电压输入端进行了
串联电容去耦以及串联了一个磁珠。
表１ ＡＤＣ输入前端驱动比较
经过时钟缓冲器分路后的四路时钟信号，其中
第三路时钟信号为ＡＤＣ模块所使用信号，ＡＤＣ时
钟前端匹配电路原理图如图９所示。设计中仅仅
将两个差分信号分别通过一个电阻接地后，利用一
个电容进行了隔绝直流电流后就接入了ＡＤＣ模
块中。
性能
带宽
增益
噪声
优选
变压器
放大器
变压器
放大器
放大器
通带平坦度
直流
交流
功耗
变压器
变压器
本设计中，对ＡＤＣ的信噪比要求较高，且输
入信号的范围从几ＭＨｚ到几十ＭＨｚ，带宽较大，
可以从表３中看出此时变压器可以更好的发挥
ＡＤＣ模块的性能。因此，本设计使用的输入配置
是差分变压器耦合的方式，将单端输入信号转换为
差分信号，其电路原理图如图１Ｏ所示。
图９ ＡＤＣ时钟前端匹配电路原理图
将ＶＣＭ电压连接至变压器次级绕组的中心
抽头处，通过一个１００ ｎＦ去耦电容接地，实现模
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２０１７年第１期
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ＯＦ ＧＵＩＬＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＩ ＯＧＹ陈庞森孙山林孙贞／文
（总第８５期）
ＪＯＵＲＮＡＬ
ｋＱ电阻置于ＲＢＩＡＳ引
拟输入偏置，为输入信号提供共模电压。在最后串
的并联去耦至地。将一１０
联两个电阻Ｒ９５２８、Ｒ９５３０来抵消ＡＤＣ输入端阻 脚与地之间，该电阻用来设置ＡＤＣ内核的主基准
抗不匹配问题。ＶＲＥＦ引脚应通过外部一个低
电流，该电阻容差至少为１ 。具体电路如图１１
ＥＳＲ ０．１ Ｆ陶瓷电容和一个低ＥＳＲ １．０ Ｆ电容
所示。
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图１０ ＡＤＣ差分输入匹配电路
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ＤＣｏ＋ ２６
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Ｊ ）
、ｊ ｏＲ＋ ４３ Ｖ、ｆ
图ｌ１ ＡＤＣ前端匹配电路图以及数据接口电路
在ＡＤＣ输入前端匹配后，还需对ＡＤＣ芯片
因为退耦电路主要是针对芯片工作时自身内部产
进行退耦。ＡＤＣ芯片的退耦好坏会直接影响芯片
生的信号，处在较高的频率范围，所以电容的选择
的电源性能，进而影响芯片的指标性能。ＡＤＣ芯
上一般选择较小的电容，一般在ｎＦ级别。并且通
片的退耦主要是针对芯片自身工作产生的波纹电
常会将多个不同容值的电容进行并联，从而得到一
流，为此电路提供一条退耦电路。退耦的实现主要
个较好的电容阻抗特征曲线。本设计分别对模拟
是通过电路设计时采用的退耦电容，将退耦电容放
和数字进行了退耦电路设计，具体电路如图１２
在靠近芯片的电源引脚边上，且越靠近效果越好。
所示。
７
２０１７年第１期 桂林航天工业学院学报
（总第８５期）ＪＯＵＲＮＡＩ ＯＦ ＧＵＩＩ ＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＬＯＧＹ陈庞森孙山林孙贞／文
’
＾ｏｃ＇ ｍ
４ 总结
本文实现了基于ＡＤ９２６８芯片的ＡＤＣ模块的
驱动电路设计。给出了基于４输出降压型微型模
１ ． 一
上 ’
一
：｝： ， ＝｝＝ ：
’
块（肛Ｍｏｄｕｌｅ⑧）稳压器ＬＴＭ４６４４以及线性稳压
器ＴＰＳ７Ａ４７ＯＯ的ＡＤＣ模块电源驱动电路；基于
’ ＫＯＨ３６Ｄ高稳定恒温晶振、噪声时钟抖动清除器／
倍频器Ｉ ＭＫ０４９０６以及时钟缓冲器ＣＤＣＩ ＶＰ１０２４
的ＡＤＣ模块时钟驱动电路。同时采用变压器进
’■
特 ：｝＝ ＝
行了ＡＤ９２６８输入端匹配电路设计以及退耦电路
设计。经测试，本设计使用ＡＤ９２６８进行中心频率
１７ ＭＨｚ，２０ ＭＨｚ带宽，６２ ＭＨｚ采样实现了１２．３
位的有效位数，ＳＮＲ ７７ｄＢＦＳ以及８７ｄＢｃ ＳＦＤＲ。
图ｌ２ ＡＤＣ退耦电路原理图
此外本设计已在射频信号的采集回放系统中得到
应用，且ＡＤＣ芯片性能发挥出色。
参考文献
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报（自然科学版），２００６，２１（３）：９４—９８．
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２３８．
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用，２００４，３０（４）：６４－６７．
［５］ 耿籍．高速ＡＤＣ采集系统电路设计的考虑及分析［Ｊ］．山西电子技术，２０１０（１）：４２—４３．
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［８］ 李敏，陈兴文．基于ＦＰＧＡ实现高精度Ａ／Ｄ转换电路设计Ｉ－Ｊ］．微计算机信息，２０１０，２６（８）：１４８
１４９．
ｒ９］ 蔡坤明，丁扣宝，罗豪，等．一种运用于高速ＡＤＣ的采样保持电路设计Ｉ－Ｊ］．新能源进展，２０１０，
１５（３）：３５－３８．
Ｅ１ｏ］唐小东，王曾，甄少伟，等．数字控制ＤＣ／ＤＣ变换器中ＡＤＣ的设计［Ｊ］。电子元器件应用，２０１１
（７）：１４－１６．
［１１］付震，胡善清，李兴明，等．时钟抖动对ＡＤＣ性能影响的研究２０１６，５２（Ｓ１）：２７—４１．Ｅｃ］／／中国高
科技产业化研究会：第十届全国信号和智能信息处理与应用学术会议专刊．北京：计算机工程与应
用杂志社，２０ｌ６，５２（Ｓ１）：３７—４１．
（责任编辑陈葵唏）
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（总第８５期）
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基于ＡＤ ９ ２ ６ ８的１ ６位高速
ＡＤＣ驱动电路设计
陈庞森 孙山林 孙贞。
５４１００４；
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Ｉ２桂林航天工业学院 电子信息与自动化学院，广西
【３ 国家电网山东省东阿县供电公司，山东 聊城
］
Ｊ
５４１００４；Ｉ
２５２０００
摘 要ＡＤＣ模块在接收机前端或数据采集中都扮演着重要的角色，匹配电路对ＡＤＣ性能的发挥至关重要。论文从
模拟输入、时钟以及供电三个方面对ＡＤＣ芯片ＡＤ９２６８进行了电路设计。通过在射频信号的采集回放系统
关键词ＡＤＣ驱动电路；ＡＤ９２６８；匹配电路
文献标志码：Ａ 文章编号：２０９５—４８５９（２０１７）０１—０００１—０８ 中图分类号：ＴＮ７９２
模数转换器（ＡＤＣ）是数据采集中最重要的部 取了亚德诺半导体（ａｎａｌｏｇ ｄｅｖｉｃｅｓ）的ＡＤ９２６８。
分之一，是数据采集性能的关键，它完成信号从模
ＡＤ９２６８具有１２５ ＭＳＰＳ的最大转换速率；１６
拟到数字的转换＿１］。ＡＤＣ经过３０多年的发展和 位量化位宽；８８ ｄＢｃ的高无杂散动态范围；１２．６位
多次技术的改革，出现了多种类型，并行型、积分
的等效有效位数；６５０ ＭＨｚ模拟输入带宽以及低
型、压频变换型以及逐次逼近型，包括近年又出现
功耗、低失真等优点。随着目前模拟采样逐步向着
更高速度，更高转换位数，ＡＤＣ的电路设计对于
了＞：一△型和流水线型［２］。它们有各自的特点，
在较低速或中速、中等精度的数据采集中一般
可以满足不同的应用场合。
用积分型、压频变换型和逐次逼近型ＡＤＣ，而分级
型和流水线型的ＡＤＣ主要应用在高速数据Ａ／Ｄ
噪声以及干扰越来越敏感，每一个输入也就是模拟
输入、时钟以及优点，都应该要依序同等处理，以达
到如同技术手册中所列举的最佳性能＿１ 。本文从
这三个方面进行电路设计。
转换中，如高速数据采集、快速波形记录、瞬态信号
处理等＿３］。＞：一△型ＡＤＣ则主要应用于高精度
ｌ 供电设计
ＡＤ９２６８是一款高速率高分辨率的Ａ／Ｄ转换
场合，特别是地震勘探仪器、声纳、多媒体和数字音
器，其供电需小心设计，假如电源供应器没有经过
响系统等电子领域。
小心的设计，可能会在载波边带或是沿着载波边带
ＡＤＣ型号的选择，需要根据不同的应用场合
造成大破坏。
需求，最基本的考虑因素包括转换速率以及分辨
ＡＤＣ芯片涉及到模拟输入端和数字输出端，进
率＿４ ］。除此之外，还需要考虑无寄生动态
行供电设计时需对输入、输出分别进行设计。从数
（ｓＦＤＲ）、信噪比（ＳＮＲ）、非线性误差、谐波失真、
据手册可以得到，ＡＤ９２６８模拟电源电压Ａ、厂【）Ｄ为
线性带宽等 ］。在Ａ／Ｄ转换中的关键除了转换
１．８ Ｖ，数字驱动电源电压ＤＲＶＤＤ为１．８ Ｖ。进行
器的选择，为了发挥ＡＤＣ性能，还需为ＡＤＣ设计
ＡＤＣ供电设计时应首先考虑转换器挑选，然后是稳
模拟信号输人通道以及匹配ＡＤＣ驱动［８ 。根 压器挑选、低压降稳压器（１ｏｗ ｄｒｏｐｏｕｔ ｒｅｇｕｌａｔｏｒ，
转换开关等。图１为系统供电解决方案。
据系统性能指标要求以及上述因素考虑，本设计选
ＬＤＯ）、
＊
基金项目：国家自然科学基金《基于电子罗盘与ＭＥＭＳ陀螺仪的微型捷联航姿参考系统中姿态互补滤波与误差
补偿研究》（６１３６１００６）；广西科技厅科技攻关计划项目《基于ＢＤ／ＧＰＳ／ＧＬ０ＮＡＳＳ卫星系统多模多通道射频信号采集回
放设备研发项目》（桂科攻１５９８００８－－２９）；桂林电子科技大学研究生教育创新计划项目《噪声干扰条件下声源定位算法
研究》（ＹＪＣＸＳ２０１５２７）。
＊＊
作者简介：陈庞森，男，四川Ｉ内江人。硕士。研究方向：语音信号处理，卫星导航，卫星授时。
１
２０１７年第１期 桂林航天工业学院学报
（总第８５期）ＪＯＵＲＮＡＬ ＯＦ ＧＵＩＬＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＬＯＧＹ陈庞森孙山林１，１、贞／文
ＵＳＢ１
ＵＳＢ）
图１供电解决方案
ＡＤＣ电源设计需掌握好以下原则：①供电选 ＬＤＯ具有成本低，噪音低，静态电流小等突出优
择线性电源，线性电源具有很好的电源纹波性能，
点。本设计选用ＬＤＯ来给模数转换模块供电。
能为ＡＤＣ提供一个非常干净的电源。②区分 当输入电压远高于输出电压时，未输送到输出端的
ＡＤＣ的模拟电源，时钟电源和数字电源，使用磁珠 功率会以热能的形式辐射出，这样不仅ＬＤＯ的效
隔开给这些电源分别供电。③ＡＤＣ的电源要单独 率低下，并且会给系统带来散热困难的问题。对
提供，与其他部分的电源分开，而且布局时要放在
此，从图ｌ可以看出，本设计将输入电压经
模拟部分，避免ＡＤＣ的电源回流通路上面有其他
ＤＣ—ＤＣ转换器转换，再将其送入ＬＤＯ中。这样
的干扰信号。
使得ＬＤＯ能够高效率工作，降低系统功耗，同时
ＬＤＯ能够在较宽的负载电流和输入电压范围 还减少了系统散热。本文设计采用的ＤＣ—ＤＣ转
内保持额定输出电压，且输入和输出电压差很小。
换器为凌力尔特公司（Ｌｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐｏ—
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ｒａｔｉｏｎ）的４输出降压型微型模块（￣Ｍｏｄｕｌｅ￣）稳
４ Ａ、４ Ａ）或四输出（每输出４ Ａ）的稳压器。ＤＣ
压器ＬＴＭ４６４４，该器件可配置为单输出（１６ Ａ）、
双输出（１２ Ａ、４ Ａ或８ Ａ、８ Ａ）、三输出（８ Ａ、
Ｉ）Ｃ转换器设计原理图如图２所示。
网２ ＬＴＭ４６４４电路设汁原删
芯片Ｉ ＴＭ４６４进行了电源的一路分四类以及 在Ｉ Ｄ（）设计中，需注意以下指标：输入电压
电压的转换，实现５ Ｖ的电压转换到３．３ Ｖ、２．５ Ｖ、
范围、输 电压精度、压差、限流阈值、输出噪声以
１．０ Ｖ以及１．８ Ｖ。在ＤＣ—ＤＣ转换器的输入端并 及电源波纹抑制比等。本设计采用ＴＩ的
联了多个电容后接地以实现输入端的去耦。防止
ＴＰＳ７Ａ４７００。ＴＰＳ７Ａ４７００线性稳压器非常适合
电源波纹泄露到其他芯片中，从而产生噪声干扰。 于后置Ｄ【：ＤＣ转换器稳压。通过滤除ＤＣ—ＤＣ
同理在ＤＣ—ＤＣ转换器输出端也进行了特殊的接 开关转换所同有的输出电压纹波，可确保在灵敏仪
地处理。同时输入输出端都串联一磁珠ＦＢ，磁珠 器仪表、测试和测量、音频和ＲＦ应用中将系统性能
对ＭＨｚ级以上的信号有较好的吸收作用，能有效
最大化。图３～５为ＡＤ９２６８的电源驱动 配电路。
降低各电源问的相互影响。
ｆ
Ｃ１００３ Ｉ
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图３ ＬＤ（）输入前端肛珂芒电路原理
３
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网４ ＡＤＣ模拟电源供应电路原理图
图５ ＡＤＣ数字输出驱动电源电路原理罔
在Ｉ Ｉ）Ｏ设计中，使用了两片ＴＰＳ７Ａ４７００线
本地１Ｏ ＭＨｚ时钟。当外部１０ ＭＨｚ时钟输入存在
性稳压器分别对数字电源以及模拟进行稳压和电
时，内部ｌ０ ＭＨｚ时钟参考外部１０ ＭＨｚ时钟进行
压转换。将３．３ Ｖ的输入电压转换为１．８ Ｖ的输
锁相后得到。
出电压。在线性稳压器输入、输出端都进行了接去
磁珠
系统内部１０ ＭＨｚ时钟使用Ｋ（）Ｈ３６Ｄ高稳定
补振荡器得到。Ｋ（）Ｈ３６Ｄ输 为正玄波，其具有
耦电容后的接地处理，同时在输出端还串联了一 恒温晶振配合使用ＶＣＴＣＸ（）Ｉ）ＳＡ５３５ＳＤ压控温
３Ｏ ｄＢ的谐波抑制以及一８Ｏ ｄＢ的杂波抑制。
图６为系统１０ ＭＨｚ的时钟源电路原理图，
２ 时钟设计
ＡＤＣ时钟电路设计中采用的时钟方案、类型、
（ａ）为系统内部时钟源。（ｂ）为外部１０ ＭＨｚ参考时
ＭＫ０４９０６．经
电 等级、时钟抖动都是必须予以考虑的问题，时
钟。两个时钟源作为输入进入Ｉ
钟抖动会使ＡＤＣ的内部电路地错误触发，结果造
ＬＭＫ０４９０６进行锁相．抖动消除以及倍频后输 。
成模拟输入信号在幅度上的误采样。
Ｉ ＭＫ０４９０６是一款带６路可编程输ｍ的超低噪声
ＲＭＳ（１０Ｏ
系统时钟设计方案中，包含两个１０ ＭＨｚ时钟
时钟抖动清除器／倍频器，其具有１２３ ｆｓ
源和一个外部采样时钟。两个１０ ＭＨｚ时钟源，一
Ｈｚ至２Ｏ ＭＨｚ）超低的均方根值（ＲＭＳ）抖动性
皋Ｊ ７为ＬＭＫ０４９０６电路原理罔。
个为外部１０ ＭＨｚ参考时钟，一个为本地１０ ＭＨｚ
能。『
时钟。当外部１０ ＭＨｚ时钟没有输人时，系统使用
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ｌＩ
Ｃ１２ｏ８ ０ｌｕＦ
Ｒ９５９６ ∞
１ 哪 哪
、、Ｊ
ＶＣＴＣＸＯＤＳＡ５３ ｉＳＤ １０ＭＨｚ（ｐｕＣ３－Ｓｐｐｍ）
／ｔ
５０Ｆ５９Ｐ４Ｓ－１０ＭＨｚ
Ｕ５９ ＫＯＨ３６Ｄ．
５ １ Ｖｃｏｎｔ
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Ｖｃｏｎｔ
（ａ）内部时钟
外部ＩＯＨＲｚ参考时钟
０．１ｕＦ
（ｂ）外部时钟
图６ 系统时钟源电路原理图
图７ ＬＭＫ０４９０６电路原理图
对ＬＭＫ０４９０６匹配电路进行设计时电源输入
系统多个地方涉及到时钟的使用，所以，本设
端进行了多个电容的并联，实现电源波纹去耦。同
计将系统主时钟产生电路的输出接入时钟缓冲器
时时钟输入端也进行了接去耦电容后接地处理。
将其分为四路，分别供给所需模块。在本设计中，
ＬＭＫ０４９０６主要实现的是时钟的去抖动以及时钟 时钟缓冲器采样的是ＴＩ公司的ＣＤＣＬＶＰ１０２４，这
分路，将一路时钟分为了六路时钟进行差分输出。
是一款高度通用的低附加抖动缓冲器，可通过两个
，ＬＶＤＳ或Ｉ ＶＣＭ（）Ｓ输入（ＩＮ０，
差分信号的好处是在板上传输时能够抑制共模
可选ＬＶＰＥＣＩ
干扰。
ＩＮ１）中的一个分配给四对差分ＬＶＰＥＣＬ时钟输
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出（ＯＵＴ０ ＯＵＴ３），以最小的时钟偏差进行时钟 样时钟和内部采样时钟，内部采样时钟为
分配。
ＬＭＫ０４９Ｏ６生成。其电路原理图如图８所示。
ＣＤＣＬＶＰ１０２４的两个输入时钟分别为外部采
图８时钟缓冲器电路原理图
振荡器产生时钟经消抖动后作为本地采样时
３输入匹配电路设计
钟送入时钟ＢＵＦＦＥＲ，同时时钟ＢＵＦＦＥＲ的另一
ＡＤＣ前端匹配电路的设计与ＡＤＣ性能的发
个输入为外部采样信号输入。本地时钟输入端串
挥息息相关，在输入前端配置中，一般选择放大器
联了一个０．１“Ｆ的电源以隔绝直流，外部采样时
或变压器，另外还可以选择差分驱动器。本文只对
钟进行了差分转换，将单端输入转化为差分信号输
变压器和放大器进行比较，如表１所示。
入到时钟ＢＵＦＦＥＲ中。同时在电压输入端进行了
串联电容去耦以及串联了一个磁珠。
表１ ＡＤＣ输入前端驱动比较
经过时钟缓冲器分路后的四路时钟信号，其中
第三路时钟信号为ＡＤＣ模块所使用信号，ＡＤＣ时
钟前端匹配电路原理图如图９所示。设计中仅仅
将两个差分信号分别通过一个电阻接地后，利用一
个电容进行了隔绝直流电流后就接入了ＡＤＣ模
块中。
性能
带宽
增益
噪声
优选
变压器
放大器
变压器
放大器
放大器
通带平坦度
直流
交流
功耗
变压器
变压器
本设计中，对ＡＤＣ的信噪比要求较高，且输
入信号的范围从几ＭＨｚ到几十ＭＨｚ，带宽较大，
可以从表３中看出此时变压器可以更好的发挥
ＡＤＣ模块的性能。因此，本设计使用的输入配置
是差分变压器耦合的方式，将单端输入信号转换为
差分信号，其电路原理图如图１Ｏ所示。
图９ ＡＤＣ时钟前端匹配电路原理图
将ＶＣＭ电压连接至变压器次级绕组的中心
抽头处，通过一个１００ ｎＦ去耦电容接地，实现模
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ＯＦ ＧＵＩＬＩＮ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＩ ＯＧＹ陈庞森孙山林孙贞／文
（总第８５期）
ＪＯＵＲＮＡＬ
ｋＱ电阻置于ＲＢＩＡＳ引
拟输入偏置，为输入信号提供共模电压。在最后串
的并联去耦至地。将一１０
联两个电阻Ｒ９５２８、Ｒ９５３０来抵消ＡＤＣ输入端阻 脚与地之间，该电阻用来设置ＡＤＣ内核的主基准
抗不匹配问题。ＶＲＥＦ引脚应通过外部一个低
电流，该电阻容差至少为１ 。具体电路如图１１
ＥＳＲ ０．１ Ｆ陶瓷电容和一个低ＥＳＲ １．０ Ｆ电容
所示。
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图１０ ＡＤＣ差分输入匹配电路
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ＶＣ¨
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ＯＲ－ ４２
Ｊ ）
、ｊ ｏＲ＋ ４３ Ｖ、ｆ
图ｌ１ ＡＤＣ前端匹配电路图以及数据接口电路
在ＡＤＣ输入前端匹配后，还需对ＡＤＣ芯片
因为退耦电路主要是针对芯片工作时自身内部产
进行退耦。ＡＤＣ芯片的退耦好坏会直接影响芯片
生的信号，处在较高的频率范围，所以电容的选择
的电源性能，进而影响芯片的指标性能。ＡＤＣ芯
上一般选择较小的电容，一般在ｎＦ级别。并且通
片的退耦主要是针对芯片自身工作产生的波纹电
常会将多个不同容值的电容进行并联，从而得到一
流，为此电路提供一条退耦电路。退耦的实现主要
个较好的电容阻抗特征曲线。本设计分别对模拟
是通过电路设计时采用的退耦电容，将退耦电容放
和数字进行了退耦电路设计，具体电路如图１２
在靠近芯片的电源引脚边上，且越靠近效果越好。
所示。
７
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’
＾ｏｃ＇ ｍ
４ 总结
本文实现了基于ＡＤ９２６８芯片的ＡＤＣ模块的
驱动电路设计。给出了基于４输出降压型微型模
１ ． 一
上 ’
一
：｝： ， ＝｝＝ ：
’
块（肛Ｍｏｄｕｌｅ⑧）稳压器ＬＴＭ４６４４以及线性稳压
器ＴＰＳ７Ａ４７ＯＯ的ＡＤＣ模块电源驱动电路；基于
’ ＫＯＨ３６Ｄ高稳定恒温晶振、噪声时钟抖动清除器／
倍频器Ｉ ＭＫ０４９０６以及时钟缓冲器ＣＤＣＩ ＶＰ１０２４
的ＡＤＣ模块时钟驱动电路。同时采用变压器进
’■
特 ：｝＝ ＝
行了ＡＤ９２６８输入端匹配电路设计以及退耦电路
设计。经测试，本设计使用ＡＤ９２６８进行中心频率
１７ ＭＨｚ，２０ ＭＨｚ带宽，６２ ＭＨｚ采样实现了１２．３
位的有效位数，ＳＮＲ ７７ｄＢＦＳ以及８７ｄＢｃ ＳＦＤＲ。
图ｌ２ ＡＤＣ退耦电路原理图
此外本设计已在射频信号的采集回放系统中得到
应用，且ＡＤＣ芯片性能发挥出色。
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科技产业化研究会：第十届全国信号和智能信息处理与应用学术会议专刊．北京：计算机工程与应
用杂志社，２０ｌ６，５２（Ｓ１）：３７—４１．
（责任编辑陈葵唏）
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