2024年6月2日发(作者：函尔真)
前端总线频率指的是CPU和北桥芯片之间交换数据的频率。
前端总线的英文名字是Front Side Bus,通常用FSB表示，是将CPU
连接到北桥芯片的总线。计算机的前端总线频率是由CPU和北桥芯
片共同决定的。
北桥芯片负责联系内存、显卡等数据吞吐量最大的部件，并和南桥芯
片连接。CPU就是通过前端总线（FSB）连接到北桥芯片，进而通 过
北桥芯片和内存、显卡交换数据。前端总线是CPU和外界交换数 据
的最主要通道，因此前端总线的数据传输能力对计算机整体性能作
用很大，如果没足够快的前端总线，再强的CPU也不能明显提高计
算机整体速度。数据传输最大带宽取决于所有同时传输的数据的宽度
和传输频率，即数据带宽的前端总线频率和CPU的前端总线频率一
致的时候才能发挥最佳性能
而CPU和内存都具有相应的速率和带宽。在配置电脑过程中，根据
CPU的速率和带宽，来搭配相应速率和带宽的内存，会直接影响整
机的性能.
如果选择的是赛扬4系列CPU，则应该要配置DDR333/DDR400内
存，DDR266只适合赛扬3和采用AMD的新品毒龙、基于Thorton
核心的Athlon XP系列产品的CPU。而Barton 3200+型号和Athlon
64系列的产品则应该搭配DDR400内存。同理，如果购买的是P4 系
列处理器，则应该采用DDR400甚至双通道的DDR333或DDR400
内存来匹配，以免出现CPU带宽浪费过多，而影响电脑的整体性能
的情况
IDF2006: Core架构内部结构示意图
英特尔
微处理器现在的内部结构因不同的用途而异。包括“
P5
”结构的
Pentium
、 “
P6
”结构 的
Pentium Pro/II/III
、"
NetBurst
”结构的
Pentium 4/D
及至强 以及“
Banias
”结构的
Pentium M
与
Core Duo
。
10
雌径/秒
内核
1
共
享
二
级
存
在
MB
(4H
重排序缓冲区
(ROB)
ALU ALU
FP
加法
MMX/.
SSE
分支
MM知
ALU
FP
乘法
SSE
FP
移动
加载存慵
SSE
FP
移动
FP
移动
t
数据缓
一
一级
气f%
j
彳
FP：
浮点数据
在这种状况下，服务器和台式机与
笔记本
微处理器的内部结构是不同的。这种状况将于
Multimedia Extension SSE:Streaming SIMD Extension
2006
年
3
季度得到改善，届时将采用全新的统一架构“
Core
”。其结构示意图如下图所示。
指令行数由过去的
3
个增至
4
个。过去的双核产品每个内核分别配备自己的高速缓存。 而
Core
结构则由
2
个
CPU
内核共享高速缓存。当内核使用相同地址空间的数据时，不再需 要通过前
端总线交换数据。除此之外，还追加了从
内存
中将数据预取至高速缓存的功能，以 及一个时钟周
期对
128
位数据包进行运算的
SSE
指令等。管线级数为
14
级。
来源：日经
BP
2024年6月2日发(作者：函尔真)
前端总线频率指的是CPU和北桥芯片之间交换数据的频率。
前端总线的英文名字是Front Side Bus,通常用FSB表示，是将CPU
连接到北桥芯片的总线。计算机的前端总线频率是由CPU和北桥芯
片共同决定的。
北桥芯片负责联系内存、显卡等数据吞吐量最大的部件，并和南桥芯
片连接。CPU就是通过前端总线（FSB）连接到北桥芯片，进而通 过
北桥芯片和内存、显卡交换数据。前端总线是CPU和外界交换数 据
的最主要通道，因此前端总线的数据传输能力对计算机整体性能作
用很大，如果没足够快的前端总线，再强的CPU也不能明显提高计
算机整体速度。数据传输最大带宽取决于所有同时传输的数据的宽度
和传输频率，即数据带宽的前端总线频率和CPU的前端总线频率一
致的时候才能发挥最佳性能
而CPU和内存都具有相应的速率和带宽。在配置电脑过程中，根据
CPU的速率和带宽，来搭配相应速率和带宽的内存，会直接影响整
机的性能.
如果选择的是赛扬4系列CPU，则应该要配置DDR333/DDR400内
存，DDR266只适合赛扬3和采用AMD的新品毒龙、基于Thorton
核心的Athlon XP系列产品的CPU。而Barton 3200+型号和Athlon
64系列的产品则应该搭配DDR400内存。同理，如果购买的是P4 系
列处理器，则应该采用DDR400甚至双通道的DDR333或DDR400
内存来匹配，以免出现CPU带宽浪费过多，而影响电脑的整体性能
的情况
IDF2006: Core架构内部结构示意图
英特尔
微处理器现在的内部结构因不同的用途而异。包括“
P5
”结构的
Pentium
、 “
P6
”结构 的
Pentium Pro/II/III
、"
NetBurst
”结构的
Pentium 4/D
及至强 以及“
Banias
”结构的
Pentium M
与
Core Duo
。
10
雌径/秒
内核
1
共
享
二
级
存
在
MB
(4H
重排序缓冲区
(ROB)
ALU ALU
FP
加法
MMX/.
SSE
分支
MM知
ALU
FP
乘法
SSE
FP
移动
加载存慵
SSE
FP
移动
FP
移动
t
数据缓
一
一级
气f%
j
彳
FP：
浮点数据
在这种状况下，服务器和台式机与
笔记本
微处理器的内部结构是不同的。这种状况将于
Multimedia Extension SSE:Streaming SIMD Extension
2006
年
3
季度得到改善，届时将采用全新的统一架构“
Core
”。其结构示意图如下图所示。
指令行数由过去的
3
个增至
4
个。过去的双核产品每个内核分别配备自己的高速缓存。 而
Core
结构则由
2
个
CPU
内核共享高速缓存。当内核使用相同地址空间的数据时，不再需 要通过前
端总线交换数据。除此之外，还追加了从
内存
中将数据预取至高速缓存的功能，以 及一个时钟周
期对
128
位数据包进行运算的
SSE
指令等。管线级数为
14
级。
来源：日经
BP