2024年6月6日发(作者：季翠阳)
DDRII内存技术详解
由于DDRII是在DDR-I的基础之上发展而来的，所以谈到DDRII，我们先简单说说DDR-I。DDR-I全名为Double Data Rate SDRAM ，
简称为DDR，也称SDRAM Ⅱ，是SDRAM的更新产品。虽说DDR 的核心建立在SDRAM的基础上，但在速度和容量上有了提高。首先，它使用了
更多、更先进的同步电路。其次，DDR使用了Delay-Locked Loop (DLL，延时锁定回路)来提供一个数据滤波信号。当数据有效时，存储器控制器可
使用这个数据滤波信号来精确定位数据，每16位输出一次，并且同步来自不同的双存储器模块的数据。DDR 本质上不需要提高时钟频率就能加倍提高
SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。至于地址与控制信号则与传统SDRAM相同，仍
在时钟上升沿进行传输。此外，传统SDRAM 的DQS接脚则用来在写入数据时做数据遮罩用。由于数据、数据控制信号与DM同步传输，不会有某个
数据传输较快，而另外的数据传输较慢的skew以及Flight Time不相同的问题。此外，DDR 的设计可让内存控制器每一组DQ/DQS/DM与DIMM
上的颗粒相接时，维持相同的负载，减少对主板的影响。在内存架构上，传统SDRAM 属于×8组式，即内存核心中的I/O寄存器有8位数据I/O，但
对于×8组的DDR SDRAM而言，内存核心中的I/O寄存器却是16位的，即在时钟信号上升沿时输出8位数据，在下降沿再输出8位数据，一个时钟
周期总共可传输16位数据。 为了保持较高的数据传输率，电气信号必须要求能较快改变，因此，DDR 改为支持电压为2.5V的SSTL2信号标准。尽
管DDR的内存条依然保留原有的尺寸，但是插脚的数目已经从168Pin增加到184Pin了。
由于DDR-I架构的局限性，当频率达到400MHz后，就很难再有所提升，所以很快就推出了DDR-Ⅱ。相对来说，作为DDR的接班人的DDR-
Ⅱ在总体仍保留了DDR-I的大部分特性，相对DDR-I的设计变动并不大，主要进行了以下几点改进：
1、改进针脚设计
虽说DDR-Ⅱ是在DDR的基础之上改进而来的，外观、尺寸上与目前的DDR内存几乎一样，但为了保持较高的数据传输率，适合电气信号的要求，
DDR-Ⅱ对针脚进行重新定义，采用了双向数据控制针脚，针脚数也由DDR的184Pin变为240Pin(注：DDR-II针脚数量有200Pin、220Pin、240Pin
三种，其中240Pin的DDR-Ⅱ将用于桌面PC系列。)
2、更低的工作电压
由于DDR-II内存使用更为先进的制造工艺（DDRII内存将采用0.09微米的制作工艺，其内存容量可以达到1GB到2GB，而随后DDRII内存将
会在制造上进一步提升为更加先进的0.065微米制作工艺，这样DDRII内存的容量可以达到4GB。）和对芯片核心的内部改进，DDRII内存将把工作
电压降到1.8V，这就预示着DDRII内存的功耗和发热量都会在一定程度上得以降低：在533MHz频率下的功耗只有304毫瓦（而DDR在工作电压
为2.5V，在266MHZ下功耗为418毫瓦）。不过降低工作电压也来了一个问题：在DDR2初始的200-266MHz的时钟速度上，当模块中组装了32
个DRAM芯片时，由于DDR2的核心电压只有1.8V，使得DDR2的边沿斜率比DDR慢。边沿斜率降低的结果是：同一个更高的电压信号相比，电压
信号上升时间加长，这加大了制造上的难度。
3、更小的封装
目前DDR内存主要采用TSOP-Ⅱ封装,而在DDRⅡ时代，TSOP-Ⅱ封装将彻底退出内存封装市场，改用更先进的CSP（FBGA）无铅封装技术，
它是比TSOP-Ⅱ更为贴近芯片尺寸的封装方法，并且由于在晶圆上就做好了封装布线，在可靠性方面可以达到了更高的水平。DDR II将有两种封装形
式，如果数据位宽是4bit/8bit，则采用64-ball的FBGA封装，数据位宽是16bit，则采用84-ball的FBGA封装。
4、更低的延迟时间
在DDR2中，整个内存子系统都重新进行了设计，大大降低了延迟时间，延迟时间介于1.8ns到2.2ns之间（由厂商根据工作频率不同而设定），
远低于DDR的2.9ns。由于延迟时间的降低，从而使DDR2可以达到更高的频率，最高可以达到1GHz以上的有效频率。而DDR1由于已经接近了其
物理极限，其延迟时间无法进一步降低，这也是为什么DDR1的最大运行频率不能再有效提高的原因之一。
5、采用了4bit Prefect架构
DDR-Ⅱ在DDR的基础上之上新增4位数据预取的特性，这也是DDR II的关键技术之一。现在的DRAM内部都采用了4bank的结构，内存颗粒
内部单元我们称之为Cell，它是由一组Memory Cell Array构成，也就是内存单元队列。目前内存颗粒的频率分成三种，一种是DRAM核心频率，一
种是时钟频率，还有一种是数据传输率。
在SDRAM中，SDRAM也就是同步DRAM，它的数据传输率是和时钟周期同步的，SDRAM的DRAM核心频率和时钟频率以及数据传输率都一
样。以PC-133SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/133Mbps。
在DDR I SDRAM中，核心频率和时钟频率是一样的，而数据传输率是时钟频率的两倍，关于这点我们都已经非常的清楚了，DDR也就是Double
data rating内存可以在每个时钟周期的上升延和下降延传输数据，也就是一个时钟周期可以传输2bit数据，因此DDR I的数据传输率是时钟频率的两
倍。以DDR266 SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/266Mbps。目前JEDEC标准中的DDR I SDRAM的
最高标准是DDR400，它的核心频率/时钟频率/数据传输率分别是200MHz/200MHz/400Mbps。颗粒内部的基本组成单元cell的工作频率为
200MHz，这个频率再提高会带来稳定性和成本方面的问题。
而在DDR II SDRAM中，核心频率和时钟频率已经不一样了，由于DDR II采用了4bit Prefetch技术。Prefetch可以意译为"数据预取"技术，
可以认为是端口数据传输率和内存Cell之间数据读/写之间的倍率，如DDR I为2bit Prefetch，因此DDR I的数据传输率是核心Cell工作频率的两
部。DDR II采用了4bit Prefetch架构，也就是它的数据传输率是核心工作频率的四倍。实际上数据先输入到I/O缓冲寄存器，再从I/O寄存器输出。
DDR II 400 SDRAM的核心频率/时钟频率/数据传输率分别是100MHz/200MHz/400Mbps。大家要注意的是，DDR II 400 SDRAM的核心频率和
DDR I 200是一样的，但是DDR II 400的数据传输率比DDR I 200的两倍。因此，DDR-Ⅱ虽然实现了4-bit预取，但在实际效能上，与DDR是
一样的。因此在相同的核心频率下，DDR-Ⅱ达到了两倍于DDR的的带宽的水平有一个前提条件，那就是DDR-Ⅱ的外部时钟频率也是DDR和SDRAM
的两倍。
6、OCD功能
OCD的英文全称为Off-Chip Driver，译为离线驱动调校，DDR-Ⅱ加入了可选的OCD功能OCD的主要用意在于调整I/O接口端的电压，来补
偿上拉与下拉电阻值，从而可以提高信号的完整性。DDR II主要通过调整上拉（pull-up）/下拉（pull-down）的电阻值使DQS低电平/DQ高电平时
电压相等，如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级，从而减少DQ-DQS的倾斜来提高信号的完整性及控制电压来提
高信号品质。不过，由于在一般情况下普通台式机对应用环境稳定程度并不太高，只要存在差分DQS时就基本可以保证同步的准确性，因此OCD功能
在普通台式机上并没有什么作用，其优点主要体现在服务器领域。
7、ODT 功能
ODT的英文全称为On Die Terminator，中文意思是片内终结器设计。在进入DDR时代，DDR内存对工作环境提出更高的要求，如果先前发出
的信号不能被电路终端完全吸收掉而在电路上形成反射现象，就会对后面信号的影响从而造成运算出错。因此目前支持DDR主板都是通过采用终结电
阻来解决这个问题。由于每根数据线至少需要一个终结电阻，这意味着每块DDR主板需要大量的终结电阻，这也无形中增加了主板的生产成本,而且由
于不同的内存模组对终结电阻的要求不可能完全一样，也造成了所谓的“内存兼容性问题”。
而在DDR II中加入了ODT功能，即是将终结电阻设于内存芯片内，当在DRAM模组工作时把终结电阻器关掉，而对于不工作的DRAM模组则进
行终结操作，起到减少信号反射的作用（注：ODT的功能与禁止由北桥芯片控制，在开机进行EMRS时进行设置，ODT所终结的信号包括DQS、RDQS、
DQ等等），这样可以产生更干净的信号品质，从而产生更高的内存时钟频率速度。而将终结电阻设计在内存芯片之上还可以简化了主板的设计，降低
了主板的成本，而且终结电阻器可以和内存颗粒的"特性"相符，从而减少内存与主板的兼容问题的出现。
8、Posted CAS功能
Posted CAS是为了解决DDR内存中指令冲突问题，提高DDR II内存的利用效率而设计的功能。在Posted CAS操作中，它允许CAS信号紧随
RAS发送（相对于以往的DDR等于将CAS前置），CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive
Latency）后面保持有效。但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此在DDR-Ⅱ中引入“Additive Latency”概念（简称
AL，主要用来代替原来的“RAS到CAS和延迟”，意为附加潜伏期），而CL（CAS Latency，CAS潜伏期–在CAS发出之后，仍要经过一定的时间才
能有数据输出，从CAS与读取命令发出到第一次数据输出的这段时间，被定义为CL；由于CL只在读取时出现，所以CL又被称为读取潜伏期RL，Read
Latency）也不再采用原来的x.5的设计，而采用整数设计（CL最低值为3，最高为5）。与CL一样，AL单位为时钟周期数，AL可以在0，1，2，
3，4中进行设置，当AL设为0时，前置CAS无效，内存在传统DDR模式下运行。Posted CAS优点到于可以很容易解决ACT和CAS信号之间产
生碰撞的冲突，从而提高了命令、数据总线的效率及实际的内存带宽。
不过Posted CAS也存在一个问题，就是在背靠背式读取数据时，由于要经过AL加CL的潜伏期，所以会增加读取的延迟反而增加了。因此Posted
CAS功能的优势只有在那些读写命令非常频繁的运作环境下才能体现，对于一般的应用来说，开启Posted CAS功能反而会降低系统的整体性能。
DDR与DDRII对照表
时钟频率
数据传输率
工作电压
针脚数
封装技术
最大功率
预取设计
突发长度
L-BANK数量
CL值
AL值
接口标准
系统最高P-BANK
数量
新增特性
2006年4月27日
搬家于CDD个人主页
DDR SDAMR DDR II SDRAM
100/133/166/200MHz 200/266/333MHz
200/266/333/400MBPS 400/533/667MBPS
2.5V
184Pin
TSOP-II/CSP
418毫瓦
2Bit
2/4/8
最多4个
1.5、2.5、3.5、3
无
SSTL_2
8
1.8V
200Pin、220Pin、240Pin(240Pin为主流
标准)
CSP（FBGA）封装
318毫瓦
4Bit
4/8
最多8个
3、4、5
0、1、2、3、4
SSTL_18
4
COD、ODT、POSTED CAS
2024年6月6日发(作者：季翠阳)
DDRII内存技术详解
由于DDRII是在DDR-I的基础之上发展而来的，所以谈到DDRII，我们先简单说说DDR-I。DDR-I全名为Double Data Rate SDRAM ，
简称为DDR，也称SDRAM Ⅱ，是SDRAM的更新产品。虽说DDR 的核心建立在SDRAM的基础上，但在速度和容量上有了提高。首先，它使用了
更多、更先进的同步电路。其次，DDR使用了Delay-Locked Loop (DLL，延时锁定回路)来提供一个数据滤波信号。当数据有效时，存储器控制器可
使用这个数据滤波信号来精确定位数据，每16位输出一次，并且同步来自不同的双存储器模块的数据。DDR 本质上不需要提高时钟频率就能加倍提高
SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。至于地址与控制信号则与传统SDRAM相同，仍
在时钟上升沿进行传输。此外，传统SDRAM 的DQS接脚则用来在写入数据时做数据遮罩用。由于数据、数据控制信号与DM同步传输，不会有某个
数据传输较快，而另外的数据传输较慢的skew以及Flight Time不相同的问题。此外，DDR 的设计可让内存控制器每一组DQ/DQS/DM与DIMM
上的颗粒相接时，维持相同的负载，减少对主板的影响。在内存架构上，传统SDRAM 属于×8组式，即内存核心中的I/O寄存器有8位数据I/O，但
对于×8组的DDR SDRAM而言，内存核心中的I/O寄存器却是16位的，即在时钟信号上升沿时输出8位数据，在下降沿再输出8位数据，一个时钟
周期总共可传输16位数据。 为了保持较高的数据传输率，电气信号必须要求能较快改变，因此，DDR 改为支持电压为2.5V的SSTL2信号标准。尽
管DDR的内存条依然保留原有的尺寸，但是插脚的数目已经从168Pin增加到184Pin了。
由于DDR-I架构的局限性，当频率达到400MHz后，就很难再有所提升，所以很快就推出了DDR-Ⅱ。相对来说，作为DDR的接班人的DDR-
Ⅱ在总体仍保留了DDR-I的大部分特性，相对DDR-I的设计变动并不大，主要进行了以下几点改进：
1、改进针脚设计
虽说DDR-Ⅱ是在DDR的基础之上改进而来的，外观、尺寸上与目前的DDR内存几乎一样，但为了保持较高的数据传输率，适合电气信号的要求，
DDR-Ⅱ对针脚进行重新定义，采用了双向数据控制针脚，针脚数也由DDR的184Pin变为240Pin(注：DDR-II针脚数量有200Pin、220Pin、240Pin
三种，其中240Pin的DDR-Ⅱ将用于桌面PC系列。)
2、更低的工作电压
由于DDR-II内存使用更为先进的制造工艺（DDRII内存将采用0.09微米的制作工艺，其内存容量可以达到1GB到2GB，而随后DDRII内存将
会在制造上进一步提升为更加先进的0.065微米制作工艺，这样DDRII内存的容量可以达到4GB。）和对芯片核心的内部改进，DDRII内存将把工作
电压降到1.8V，这就预示着DDRII内存的功耗和发热量都会在一定程度上得以降低：在533MHz频率下的功耗只有304毫瓦（而DDR在工作电压
为2.5V，在266MHZ下功耗为418毫瓦）。不过降低工作电压也来了一个问题：在DDR2初始的200-266MHz的时钟速度上，当模块中组装了32
个DRAM芯片时，由于DDR2的核心电压只有1.8V，使得DDR2的边沿斜率比DDR慢。边沿斜率降低的结果是：同一个更高的电压信号相比，电压
信号上升时间加长，这加大了制造上的难度。
3、更小的封装
目前DDR内存主要采用TSOP-Ⅱ封装,而在DDRⅡ时代，TSOP-Ⅱ封装将彻底退出内存封装市场，改用更先进的CSP（FBGA）无铅封装技术，
它是比TSOP-Ⅱ更为贴近芯片尺寸的封装方法，并且由于在晶圆上就做好了封装布线，在可靠性方面可以达到了更高的水平。DDR II将有两种封装形
式，如果数据位宽是4bit/8bit，则采用64-ball的FBGA封装，数据位宽是16bit，则采用84-ball的FBGA封装。
4、更低的延迟时间
在DDR2中，整个内存子系统都重新进行了设计，大大降低了延迟时间，延迟时间介于1.8ns到2.2ns之间（由厂商根据工作频率不同而设定），
远低于DDR的2.9ns。由于延迟时间的降低，从而使DDR2可以达到更高的频率，最高可以达到1GHz以上的有效频率。而DDR1由于已经接近了其
物理极限，其延迟时间无法进一步降低，这也是为什么DDR1的最大运行频率不能再有效提高的原因之一。
5、采用了4bit Prefect架构
DDR-Ⅱ在DDR的基础上之上新增4位数据预取的特性，这也是DDR II的关键技术之一。现在的DRAM内部都采用了4bank的结构，内存颗粒
内部单元我们称之为Cell，它是由一组Memory Cell Array构成，也就是内存单元队列。目前内存颗粒的频率分成三种，一种是DRAM核心频率，一
种是时钟频率，还有一种是数据传输率。
在SDRAM中，SDRAM也就是同步DRAM，它的数据传输率是和时钟周期同步的，SDRAM的DRAM核心频率和时钟频率以及数据传输率都一
样。以PC-133SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/133Mbps。
在DDR I SDRAM中，核心频率和时钟频率是一样的，而数据传输率是时钟频率的两倍，关于这点我们都已经非常的清楚了，DDR也就是Double
data rating内存可以在每个时钟周期的上升延和下降延传输数据，也就是一个时钟周期可以传输2bit数据，因此DDR I的数据传输率是时钟频率的两
倍。以DDR266 SDRAM为例，它的核心频率/时钟频率/数据传输率分别是133MHz/133MHz/266Mbps。目前JEDEC标准中的DDR I SDRAM的
最高标准是DDR400，它的核心频率/时钟频率/数据传输率分别是200MHz/200MHz/400Mbps。颗粒内部的基本组成单元cell的工作频率为
200MHz，这个频率再提高会带来稳定性和成本方面的问题。
而在DDR II SDRAM中，核心频率和时钟频率已经不一样了，由于DDR II采用了4bit Prefetch技术。Prefetch可以意译为"数据预取"技术，
可以认为是端口数据传输率和内存Cell之间数据读/写之间的倍率，如DDR I为2bit Prefetch，因此DDR I的数据传输率是核心Cell工作频率的两
部。DDR II采用了4bit Prefetch架构，也就是它的数据传输率是核心工作频率的四倍。实际上数据先输入到I/O缓冲寄存器，再从I/O寄存器输出。
DDR II 400 SDRAM的核心频率/时钟频率/数据传输率分别是100MHz/200MHz/400Mbps。大家要注意的是，DDR II 400 SDRAM的核心频率和
DDR I 200是一样的，但是DDR II 400的数据传输率比DDR I 200的两倍。因此，DDR-Ⅱ虽然实现了4-bit预取，但在实际效能上，与DDR是
一样的。因此在相同的核心频率下，DDR-Ⅱ达到了两倍于DDR的的带宽的水平有一个前提条件，那就是DDR-Ⅱ的外部时钟频率也是DDR和SDRAM
的两倍。
6、OCD功能
OCD的英文全称为Off-Chip Driver，译为离线驱动调校，DDR-Ⅱ加入了可选的OCD功能OCD的主要用意在于调整I/O接口端的电压，来补
偿上拉与下拉电阻值，从而可以提高信号的完整性。DDR II主要通过调整上拉（pull-up）/下拉（pull-down）的电阻值使DQS低电平/DQ高电平时
电压相等，如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级，从而减少DQ-DQS的倾斜来提高信号的完整性及控制电压来提
高信号品质。不过，由于在一般情况下普通台式机对应用环境稳定程度并不太高，只要存在差分DQS时就基本可以保证同步的准确性，因此OCD功能
在普通台式机上并没有什么作用，其优点主要体现在服务器领域。
7、ODT 功能
ODT的英文全称为On Die Terminator，中文意思是片内终结器设计。在进入DDR时代，DDR内存对工作环境提出更高的要求，如果先前发出
的信号不能被电路终端完全吸收掉而在电路上形成反射现象，就会对后面信号的影响从而造成运算出错。因此目前支持DDR主板都是通过采用终结电
阻来解决这个问题。由于每根数据线至少需要一个终结电阻，这意味着每块DDR主板需要大量的终结电阻，这也无形中增加了主板的生产成本,而且由
于不同的内存模组对终结电阻的要求不可能完全一样，也造成了所谓的“内存兼容性问题”。
而在DDR II中加入了ODT功能，即是将终结电阻设于内存芯片内，当在DRAM模组工作时把终结电阻器关掉，而对于不工作的DRAM模组则进
行终结操作，起到减少信号反射的作用（注：ODT的功能与禁止由北桥芯片控制，在开机进行EMRS时进行设置，ODT所终结的信号包括DQS、RDQS、
DQ等等），这样可以产生更干净的信号品质，从而产生更高的内存时钟频率速度。而将终结电阻设计在内存芯片之上还可以简化了主板的设计，降低
了主板的成本，而且终结电阻器可以和内存颗粒的"特性"相符，从而减少内存与主板的兼容问题的出现。
8、Posted CAS功能
Posted CAS是为了解决DDR内存中指令冲突问题，提高DDR II内存的利用效率而设计的功能。在Posted CAS操作中，它允许CAS信号紧随
RAS发送（相对于以往的DDR等于将CAS前置），CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive
Latency）后面保持有效。但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此在DDR-Ⅱ中引入“Additive Latency”概念（简称
AL，主要用来代替原来的“RAS到CAS和延迟”，意为附加潜伏期），而CL（CAS Latency，CAS潜伏期–在CAS发出之后，仍要经过一定的时间才
能有数据输出，从CAS与读取命令发出到第一次数据输出的这段时间，被定义为CL；由于CL只在读取时出现，所以CL又被称为读取潜伏期RL，Read
Latency）也不再采用原来的x.5的设计，而采用整数设计（CL最低值为3，最高为5）。与CL一样，AL单位为时钟周期数，AL可以在0，1，2，
3，4中进行设置，当AL设为0时，前置CAS无效，内存在传统DDR模式下运行。Posted CAS优点到于可以很容易解决ACT和CAS信号之间产
生碰撞的冲突，从而提高了命令、数据总线的效率及实际的内存带宽。
不过Posted CAS也存在一个问题，就是在背靠背式读取数据时，由于要经过AL加CL的潜伏期，所以会增加读取的延迟反而增加了。因此Posted
CAS功能的优势只有在那些读写命令非常频繁的运作环境下才能体现，对于一般的应用来说，开启Posted CAS功能反而会降低系统的整体性能。
DDR与DDRII对照表
时钟频率
数据传输率
工作电压
针脚数
封装技术
最大功率
预取设计
突发长度
L-BANK数量
CL值
AL值
接口标准
系统最高P-BANK
数量
新增特性
2006年4月27日
搬家于CDD个人主页
DDR SDAMR DDR II SDRAM
100/133/166/200MHz 200/266/333MHz
200/266/333/400MBPS 400/533/667MBPS
2.5V
184Pin
TSOP-II/CSP
418毫瓦
2Bit
2/4/8
最多4个
1.5、2.5、3.5、3
无
SSTL_2
8
1.8V
200Pin、220Pin、240Pin(240Pin为主流
标准)
CSP（FBGA）封装
318毫瓦
4Bit
4/8
最多8个
3、4、5
0、1、2、3、4
SSTL_18
4
COD、ODT、POSTED CAS