2024年6月11日发(作者：令荣)
1.
概述
USB2.0
利用传输时序的缩短（微帧
125us
）以及相关的传输技术，将整个传输速度从原来的
12Mbps
提
高到
480Mbps
，提高了
40
倍的带宽，为开发高宽带
USB
接口产品提供条件。
USB2.0
支持
USB1.1
的全
速（
Full Speed
）和低速（
Low Speed
）工作环境，其电气特性在其他文献中有描述
[6]
，这里主要介绍
USB2.0
UTMI
全称为
USB2.0 Transceiver Macrocell Interface
，高速设备的电气特性以及相关的
UTMI
接口规范。
此协议是针对
USB2.0
的信号特点进行定义的，分为
8
位或
16
位数据接口。目的是为了减少开发商的工作
量，缩短产品的设计周期，降低风险。此接口模块主要是处理物理底层的
USB
协议及信号，可与
SIE
整
合设计成一专用
ASIC
芯片，也可独立作为
PHY
的收发器芯片，下以
8
位接口为例介绍
PHY
的工作原理
及设计特点。
2. UTMI
主要功能及原理
首先，为保证兼容性，
PHY
应该支持全速和高速工作模式。为此高速集线器（
Root Hub
或
Hub
）
需要能够检测设备是高速端口还是全速端口，以作相应的速度模式进行工作。因此，信号接口须实现以下
功能：
l
不同速率接口之间的动态传输
l
高速设备检测（
HighSpeed Detection Handshake
）
l
高速设备断开检测（
HS_Disconnect
）
l
能传输高速
/
全速差分信号（要求阻抗匹配）
l
发送和检测高速包开始信号（
SYNC
）
l
发送和检测高速包结束信号（
EOP
）
l NRZI
编码和位填充（
Bit Stuff / Bit Unstuff
）
l
支持挂起和复位的操作
图
1 USB2.0 PHY
功能模块描述框图
图
1
描述了
UTMI
各个功能模块，其工作原理如下：
PHY
从其他转态（如上电、重启或挂起）转换成工作
状态后，首先进行高速设备的连接检测（
HS Detection Handshake
）（后面再详细叙述），检测完毕后切
换成相应的工作模式，然后等待主机和设备进行传输数据流。当接收器在
USB
数据线
D
＋和
D
－检测到由
主机发送到设备的信号时，首先对信号进行时钟恢复，得到正确同步信号后再送进缓冲区，通过
NRZI
解
码及位反填充后，把串行信号转换成并行信号，最后送到设备
SIE
进行处理。反之，当设备端的
SIE
需要
发送数据包时，
UTMI
将按照相反的顺序把已编译好的
NRZI
串行数据流通过发送器传输给主机。为了降低
功耗，
UTMI
支持挂起功能，其工作状态如图
2
所示。
图
2 UTMI
工作状态转换的流程图
3.
各功能模块分析
3.1 Clock Multiplier
本模块产生
UTM
的本地内部时钟，同时提供一个外部时钟
CLK
输出给
SIE
，协议要求时钟频率的误差范
围小于
10
％（
±6MHz
），时钟输出
CLK
的精确度达到
±500ppm
（
30.0KHz
），并要求在
1.4ms
内达到稳
定时钟频率。
对于
8
位数据接口，此时的外部时钟
CLK
输出为
60MHz
。在高速环境下，一个外部时钟
CLK
周期即为高
速设备传输一个字节数据所需的时间，即
( )ms/per Byte
；而在全速环境下，
5
个外部时钟
CLK
周期为全速
环境下传输一位数据所需的时间，即
( )ms/per Bit,
因此，通常情况下，传输全速一个字节数据的时间为
40
个外部
CLK
周期
,
如果存在位填充，则需要
45
个周期时间。
2.2
发送及接收器
本文重点介绍高速传输的特点。在高速环境下
USB
的传输速率为
480Mbps
，选用这个数值，一方面是可
2024年6月11日发(作者：令荣)
1.
概述
USB2.0
利用传输时序的缩短（微帧
125us
）以及相关的传输技术，将整个传输速度从原来的
12Mbps
提
高到
480Mbps
，提高了
40
倍的带宽，为开发高宽带
USB
接口产品提供条件。
USB2.0
支持
USB1.1
的全
速（
Full Speed
）和低速（
Low Speed
）工作环境，其电气特性在其他文献中有描述
[6]
，这里主要介绍
USB2.0
UTMI
全称为
USB2.0 Transceiver Macrocell Interface
，高速设备的电气特性以及相关的
UTMI
接口规范。
此协议是针对
USB2.0
的信号特点进行定义的，分为
8
位或
16
位数据接口。目的是为了减少开发商的工作
量，缩短产品的设计周期，降低风险。此接口模块主要是处理物理底层的
USB
协议及信号，可与
SIE
整
合设计成一专用
ASIC
芯片，也可独立作为
PHY
的收发器芯片，下以
8
位接口为例介绍
PHY
的工作原理
及设计特点。
2. UTMI
主要功能及原理
首先，为保证兼容性，
PHY
应该支持全速和高速工作模式。为此高速集线器（
Root Hub
或
Hub
）
需要能够检测设备是高速端口还是全速端口，以作相应的速度模式进行工作。因此，信号接口须实现以下
功能：
l
不同速率接口之间的动态传输
l
高速设备检测（
HighSpeed Detection Handshake
）
l
高速设备断开检测（
HS_Disconnect
）
l
能传输高速
/
全速差分信号（要求阻抗匹配）
l
发送和检测高速包开始信号（
SYNC
）
l
发送和检测高速包结束信号（
EOP
）
l NRZI
编码和位填充（
Bit Stuff / Bit Unstuff
）
l
支持挂起和复位的操作
图
1 USB2.0 PHY
功能模块描述框图
图
1
描述了
UTMI
各个功能模块，其工作原理如下：
PHY
从其他转态（如上电、重启或挂起）转换成工作
状态后，首先进行高速设备的连接检测（
HS Detection Handshake
）（后面再详细叙述），检测完毕后切
换成相应的工作模式，然后等待主机和设备进行传输数据流。当接收器在
USB
数据线
D
＋和
D
－检测到由
主机发送到设备的信号时，首先对信号进行时钟恢复，得到正确同步信号后再送进缓冲区，通过
NRZI
解
码及位反填充后，把串行信号转换成并行信号，最后送到设备
SIE
进行处理。反之，当设备端的
SIE
需要
发送数据包时，
UTMI
将按照相反的顺序把已编译好的
NRZI
串行数据流通过发送器传输给主机。为了降低
功耗，
UTMI
支持挂起功能，其工作状态如图
2
所示。
图
2 UTMI
工作状态转换的流程图
3.
各功能模块分析
3.1 Clock Multiplier
本模块产生
UTM
的本地内部时钟，同时提供一个外部时钟
CLK
输出给
SIE
，协议要求时钟频率的误差范
围小于
10
％（
±6MHz
），时钟输出
CLK
的精确度达到
±500ppm
（
30.0KHz
），并要求在
1.4ms
内达到稳
定时钟频率。
对于
8
位数据接口，此时的外部时钟
CLK
输出为
60MHz
。在高速环境下，一个外部时钟
CLK
周期即为高
速设备传输一个字节数据所需的时间，即
( )ms/per Byte
；而在全速环境下，
5
个外部时钟
CLK
周期为全速
环境下传输一位数据所需的时间，即
( )ms/per Bit,
因此，通常情况下，传输全速一个字节数据的时间为
40
个外部
CLK
周期
,
如果存在位填充，则需要
45
个周期时间。
2.2
发送及接收器
本文重点介绍高速传输的特点。在高速环境下
USB
的传输速率为
480Mbps
，选用这个数值，一方面是可