2024年6月13日发(作者：幸晓凡)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.0
(22)申请日 2004.06.04
(71)申请人 华硕电脑股份有限公司
地址 台湾省台北市
(72)发明人 陈约志
(74)专利代理机构 中原信达知识产权代理有限责任公司
代理人 陈肖梅
(51)
G06F1/00
权利要求说明书 说明书 幅图
(10)申请公布号 CN 1707384 A
(43)申请公布日 2005.12.14
(54)发明名称
主机板及其控制方法
(57)摘要
本发明涉及一种主机板，包含一中
央处理单元、一芯片组以及一时序比例控
制信号产生模块。芯片组，其至少设有一
锁相回路、一中央处理单元总线回路、及
一内存模块总线回路，其中该锁相回路分
别与该中央处理单元总线回路及该内存模
块总线回路电连接，且该中央处理单元总
线回路与该中央处理单元电连接；时序比
例控制信号产生模块，分别电连接于该中
央处理单元与该芯片组，其产生一时序比
例控制信号，该时序比例控制信号输入至
该芯片组的锁相回路中，该锁相回路依据
该时序比例控制信号重新设定该中央处理
单元总线回路的信息传输频率与该内存模
块总线回路的信息传输频率的传输频率
比。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1、一种主机板，其特征在于，包含：
一中央处理单元；
一芯片组，其至少设有一锁相回路、一中央处理单元总线回路、及一内存模块总线
回路，其中该锁相回路分别与该中央处理单元总线回路及该内存模块总线回路电连
接，且该中央处理单元总线回路与该中央处理单元电连接；以及
一时序比例控制信号产生模块，分别电连接于该中央处理单元与该芯片组，其产生
一时序比例控制信号，该时序比例控制信号输入至该芯片组的锁相回路中，该锁相
回路依据该时序比例控制信号重新设定该中央处理单元总线回路的信息传输频率与
该内存模块总线回路的信息传输频率的传输频率比。
2、如权利要求1所述的主机板，其中，该主机板更包含：
一时序产生模块，其分别与该中央处理单元及该芯片组电连接，并产生一时序信号
而分别输入至该中央处理单元及该芯片组中。
3、如权利要求2所述的主机板，其中，该时序信号的频率等于该中央处理单元总
线回路的信息传输频率。
4、如权利要求2所述的主机板，其中，该内存模块总线回路的信息传输频率等于
该中央处理单元总线回路的信息传输频率与该内存模块总线回路的信息传输频率的
比值乘以该时序信号的频率。
5、如权利要求1所述的主机板，其中，该主机板更包含：
至少一内存模块，其与该芯片组的该内存模块总线回路电连接。
6、如权利要求5所述的主机板，其中，该内存模块为DDR2规格的内存模块。
7、如权利要求1所述的主机板，其中，更包含一基本输出/输入系统模块，该基本
输出/输入系统模块与该时序比例控制信号产生模块电连接，该基本输出/输入系统
模块输出一时序比例信息至该时序比例控制信号产生模块，该时序比例控制信号产
生模块依据该时序比例信息产生该时序比例控制信号。
8、如权利要求1所述的主机板，其中，该芯片组为北桥芯片组。
9、一种主机板的控制方法，其中该主机板包含有一中央处理单元、一时序比例控
制信号产生模块、及一芯片组，该芯片组至少设有一锁相回路、一中央处理单元总
线回路及一内存模块总线回路，其特征在于，该主机板的控制方法包含以下步骤：
由该中央处理单元传送一原始比例信息至一时序比例控制信号产生模块，以使该时
序比例控制信号产生模块产生一时序比例控制信号；
将该时序比例控制信号输入至该锁相回路中，以使该锁相回路依据该时序比例控制
信号设定该中央处理单元总线回路的信息传输频率与该内存模块总线回路的信息传
输频率的传输频率比；
产生一时序比例信息，并将其输入至该时序比例控制信号产生模块中，以使该时序
比例控制信号产生模块依据该时序比例信息产生另一时序比例控制信号；以及
将该另一时序比例控制信号输入至该锁相回路中，以使该锁相回路依据该另一时序
比例控制信号重新设定该中央处理单元总线回路的信息传输频率与该内存模块总线
回路的信息传输频率的传输频率比。
10、如权利要求9所述的主机板控制方法，其中，该主机板更包含有一基本输出/
输入系统模块，该时序比例信息由该基本输出/输入系统模块输入至该时序比例控
制信号产生模块。
说 明 书
技术领域
本发明涉及一种主机板及其控制方法，特别是一种不受限于芯片组的固定传输频率
比例关系，而使内存模块能达到更高效能的信息传输频率的主机板及其控制方法。
背景技术
随着计算机技术的进步，更高时脉的内存亦相继被研发成功，目前市面上最被广泛
使用的内存是所谓的DDR。DDR也就是双倍数据传输(double data rate)的缩写，这
几年来一直是PC内存的主流标准，目前DDR的规格已达到400MHz，但另一种
规格的内存DDR2即将取代目前的DDR。DDR2的规格将以533MHz起跳，并朝
向667MHz的技术迈进，更高的时脉将可达到更高的数据传输效能，提高计算机
的效能，同时DDR2也会更省电。根据Samsung的统计，533MHz时脉的DDR2的
用电量不到400MHz DDR的65％。这也将节省笔记本电脑的耗电量。但是，目前
市面上的主机板所采用的芯片组，皆有设定某些固定的规格比例，例如中央处理单
元的规格为FSB-800则依由芯片组所设定的固定规格比例，其所对应到的内存规
格最高为DDR2-533。
请参照图1所示，现有的主机板包含有一中央处理单元11、一芯片组12、一内存
模块13以及一时序产生模块14。其由时序产生模块14产生一时序信号
CK0，分别输入中央处理单元11及芯片组12，中央处理单元11提供
一比例信息至芯片组12，比例信息I0为芯片组12原始所设定的规格
比例，举例说明，如规格比例为2∶3，则与其相对应的中央处理单元11及内存模
块13的规格分别可为FSB-533(CPU-bus 133MHz)以及DDR2-400(Memory-
bus 200MHz)，又，规格比例若为5∶6，则与其相对应的中央处理单元11及内存
模块13的规格分别可为FSB-667(CPU-bus 166MHz)以及DDR2-400(Memory-
bus 200MHz)。
承上所述，因芯片组皆有设定某些固定的使用规格比例，使得更高时脉的内存模块
的效能被限制住，无法达到内存模块本身所设定的数据传输效能。因此，如何使内
存模块能达到更高效能的信息传输频率，并且不受限于芯片组所设定的固定规格比
例的主机板，实乃当前主机板的重要课题之一。
发明内容
有鉴于上述课题，本发明的目的在于克服现有技术的不足与缺陷，提供一种不受限
于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率的主机板。
为达上述目的，本发明提供一种主机板，包含一中央处理单元、一芯片组以及一时
序比例控制信号产生模块。芯片组，其至少设有一锁相回路、一中央处理单元总线
回路、及一内存模块总线回路，其中锁相回路分别与中央处理单元总线回路及内存
模块总线回路电连接，且中央处理单元总线回路与中央处理单元电连接；时序比例
控制信号产生模块，分别电连接于中央处理单元与芯片组，其产生一时序比例控制
信号，时序比例控制信号输入至芯片组的锁相回路中，锁相回路依据时序比例控制
信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传
输频率的传输频率比。
另外本发明亦提供一种主机板控制方法，其有一中央处理单元、一芯片组至少设有
一锁相回路、一中央处理单元总线回路及一内存模块总线回路，包含一第一控制步
骤、一时序比例信息检知步骤以及一第二控制步骤。第一控制步骤，由中央处理单
元传送一原始比例信息至一时序比例控制信号产生模块，时序比例控制信号产生模
块产生一时序比例控制信号至锁相回路，锁相回路依据时序比例控制信号设定中央
处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率
比；时序比例信息检知步骤，检知一内存模块的规格，以产生一时序比例信息输入
至时序比例控制信号产生模块；第二控制步骤，由时序比例控制信号产生模块依据
时序比例信息产生另一时序比例控制信号至锁相回路，锁相回路依据另一时序比例
控制信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信
息传输频率的传输频率比。
承上所述，因依本发明的主机板，通过时序比例控制信号产生模块来改变中央处理
单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比，
因此可不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输
频率。
附图说明
图1为显示现有主机板的部分电路方块示意图；
图2为显示依本发明较佳实施例的主机板的部分电路方块示意图；
图3为显示依本发明较佳实施例的主机板控制方法的流程图。
图中符号说明：
11 中央处理单元
12 芯片组
13 内存模块
14 时序产生模块
I0 比例信息
21 中央处理单元
22 时序比例控制信号产生模块
23 芯片组
231 锁相回路
232 中央处理单元总线回路
233 内存模块总线回路
24 时序产生模块
25 内存模块
26 基本输出/输入系统模块
I0 原始比例信息
I1 时序比例信息
S1 时序比例控制信号
CK0 时序信号
41～44主机板控制方法的流程
具体实施方式 以下将参照相关附图，说明依本发明较佳实施例的主机板，其中相同的组件将以相 同的参照符号加以说明。 请参照图2所示，本发明较佳实施例的主机板，包含一中央处理单元21、一时序 比例控制信号产生模块22、一芯片组23、一时序产生模块24、至少一内存模块25 以及一基本输出/输入系统模块26。本实施例中，芯片组23为北桥芯片组，其至少 设有一锁相回路231、一中央处理单元总线回路232、及一内存模块总线回路233， 其中锁相回路231分别与中央处理单元总线回路232及内存模块总线回路233电连 接，且中央处理单元总线回路232与中央处理单元21电连接。 时序比例控制信号产生模块22，分别电连接于中央处理单元21与芯片组23，其产 生一时序比例控制信号CK0，时序比例控制信号CK0输入 至芯片组23的锁相回路231中，锁相回路231依据时序比例控制信号 CK0重新设定中央处理单元总线回路232的信息传输频率与内存模块 总线回路233的信息传输频率的传输频率比。 时序产生模块24，其分别与中央处理单元21及芯片组23电连接，并产生一时序 信号CK0而分别输入至中央处理单元21及芯片组23中，在本实施例 中，时序信号CK0的频率等于中央处理单元总线回路232的信息传输 频率，另外，在本实施例中，内存模块总线回路233的信息传输频率等于中央处理 单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的比值 乘以时序信号CK0的频率。 内存模块25，其与芯片组23的内存模块总线回路233电连接。 基本输出/输入系统模块26与时序比例控制信号产生模块22电连接，基本输出/输 入系统模块26输出一时序比例信息I1至时序比例控制信号产生模块 22，时序比例控制信号产生模块22依据时序比例信息I1产生时序比例 控制信号S1。在本实施例中，时序比例控制信号产生模块22中更包 含有一比例对照表及至少一缓存器，在基本输出/输入系统模块26输出一时序比例 信息I1至时序比例控制信号产生模块22时，将时序比例信息 I1由比例对照表选取所对应的时序比例控制信号S1储存于 缓存器。 为使本发明的内容更容易理解，以下将举一实例，以说明依本发明较佳实施例的主 机板控制方法的流程。 请参照图4并结合图2所示，依本发明较佳实施例的主机板控制方法，其中主机板 包含有一中央处理单元、21一时序比例控制信号产生模块22、及一芯片组23，芯 片组23至少设有一锁相回路231、一中央处理单元总线回路232及一内存模块总 线回路233，在本实施例中，主机板的控制方法包含以下步骤： 由时序产生模块24产生一时序信号CK0，分别输入中央处理单元21 及芯片组23，在本实施例中，时序信号CK0为166MHz的信号，再由 中央处理单元21传送一原始比例信息I0至一时序比例控制信号产生模 块22，以使时序比例控制信号产生模块22产生一时序比例控制信号 S1，在本实施例中，原始比例信息I0为一5∶6的信号； 将时序比例控制信号S1输入至锁相回路231中，以使锁相回路231依 据时序比例控制信号S1设定中央处理单元总线回路232的信息传输频 率与内存模块总线回路233的信息传输频率的传输频率比，在本实施例中，中央处 理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的传 输频率比的比值即为5∶6，此时中央处理单元21接收到166MHz的信号，因此依 照比例其相对应的内存模块25为200MHz的信号，在本实施例中，内存模块25为 DDR2规格的内存模块，因此内存模块25为DDR2-400的规格，接着，产生一时 序比例信息I1，在本实施例中，时序比例信息I1为2∶3 的信息，其由基本输出/输入系统模块26输入至时序比例控制信号产生模块22，以 使时序比例控制信号产生模块22依据时序比例信息I1产生另一时序比 例控制信号S1，接着，将另一时序比例控制信号S1输入 至锁相回路231中，以使锁相回路231依据该另一时序比例控制信号S，重新设定 中央处理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频 率的传输频率比，在本实施例中，此时的中央处理单元总线回路232的信息传输频 率与内存模块总线回路233的信息传输频率的传输频率比的比值即为2∶3，但此 时中央处理单元21仍接收到166MHz，因此依照比例其相对应的内存模块24为 250MHz的信号，因内存模块25为DDR2规格的内存模块，因此内存模块25可为 DDR2-500的规格，可在中央处理单元21工作在标准频率情形下，使内存超过 DDR2-400的工作规格。 综上所述，因本发明的主机板通过时序比例控制信号产生模块来改变中央处理单元 总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比，因此 可不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率。 以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进 行的等效修改或变更，均应包含于权利要求书的范围中。
2024年6月13日发(作者：幸晓凡)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.0
(22)申请日 2004.06.04
(71)申请人 华硕电脑股份有限公司
地址 台湾省台北市
(72)发明人 陈约志
(74)专利代理机构 中原信达知识产权代理有限责任公司
代理人 陈肖梅
(51)
G06F1/00
权利要求说明书 说明书 幅图
(10)申请公布号 CN 1707384 A
(43)申请公布日 2005.12.14
(54)发明名称
主机板及其控制方法
(57)摘要
本发明涉及一种主机板，包含一中
央处理单元、一芯片组以及一时序比例控
制信号产生模块。芯片组，其至少设有一
锁相回路、一中央处理单元总线回路、及
一内存模块总线回路，其中该锁相回路分
别与该中央处理单元总线回路及该内存模
块总线回路电连接，且该中央处理单元总
线回路与该中央处理单元电连接；时序比
例控制信号产生模块，分别电连接于该中
央处理单元与该芯片组，其产生一时序比
例控制信号，该时序比例控制信号输入至
该芯片组的锁相回路中，该锁相回路依据
该时序比例控制信号重新设定该中央处理
单元总线回路的信息传输频率与该内存模
块总线回路的信息传输频率的传输频率
比。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1、一种主机板，其特征在于，包含：
一中央处理单元；
一芯片组，其至少设有一锁相回路、一中央处理单元总线回路、及一内存模块总线
回路，其中该锁相回路分别与该中央处理单元总线回路及该内存模块总线回路电连
接，且该中央处理单元总线回路与该中央处理单元电连接；以及
一时序比例控制信号产生模块，分别电连接于该中央处理单元与该芯片组，其产生
一时序比例控制信号，该时序比例控制信号输入至该芯片组的锁相回路中，该锁相
回路依据该时序比例控制信号重新设定该中央处理单元总线回路的信息传输频率与
该内存模块总线回路的信息传输频率的传输频率比。
2、如权利要求1所述的主机板，其中，该主机板更包含：
一时序产生模块，其分别与该中央处理单元及该芯片组电连接，并产生一时序信号
而分别输入至该中央处理单元及该芯片组中。
3、如权利要求2所述的主机板，其中，该时序信号的频率等于该中央处理单元总
线回路的信息传输频率。
4、如权利要求2所述的主机板，其中，该内存模块总线回路的信息传输频率等于
该中央处理单元总线回路的信息传输频率与该内存模块总线回路的信息传输频率的
比值乘以该时序信号的频率。
5、如权利要求1所述的主机板，其中，该主机板更包含：
至少一内存模块，其与该芯片组的该内存模块总线回路电连接。
6、如权利要求5所述的主机板，其中，该内存模块为DDR2规格的内存模块。
7、如权利要求1所述的主机板，其中，更包含一基本输出/输入系统模块，该基本
输出/输入系统模块与该时序比例控制信号产生模块电连接，该基本输出/输入系统
模块输出一时序比例信息至该时序比例控制信号产生模块，该时序比例控制信号产
生模块依据该时序比例信息产生该时序比例控制信号。
8、如权利要求1所述的主机板，其中，该芯片组为北桥芯片组。
9、一种主机板的控制方法，其中该主机板包含有一中央处理单元、一时序比例控
制信号产生模块、及一芯片组，该芯片组至少设有一锁相回路、一中央处理单元总
线回路及一内存模块总线回路，其特征在于，该主机板的控制方法包含以下步骤：
由该中央处理单元传送一原始比例信息至一时序比例控制信号产生模块，以使该时
序比例控制信号产生模块产生一时序比例控制信号；
将该时序比例控制信号输入至该锁相回路中，以使该锁相回路依据该时序比例控制
信号设定该中央处理单元总线回路的信息传输频率与该内存模块总线回路的信息传
输频率的传输频率比；
产生一时序比例信息，并将其输入至该时序比例控制信号产生模块中，以使该时序
比例控制信号产生模块依据该时序比例信息产生另一时序比例控制信号；以及
将该另一时序比例控制信号输入至该锁相回路中，以使该锁相回路依据该另一时序
比例控制信号重新设定该中央处理单元总线回路的信息传输频率与该内存模块总线
回路的信息传输频率的传输频率比。
10、如权利要求9所述的主机板控制方法，其中，该主机板更包含有一基本输出/
输入系统模块，该时序比例信息由该基本输出/输入系统模块输入至该时序比例控
制信号产生模块。
说 明 书
技术领域
本发明涉及一种主机板及其控制方法，特别是一种不受限于芯片组的固定传输频率
比例关系，而使内存模块能达到更高效能的信息传输频率的主机板及其控制方法。
背景技术
随着计算机技术的进步，更高时脉的内存亦相继被研发成功，目前市面上最被广泛
使用的内存是所谓的DDR。DDR也就是双倍数据传输(double data rate)的缩写，这
几年来一直是PC内存的主流标准，目前DDR的规格已达到400MHz，但另一种
规格的内存DDR2即将取代目前的DDR。DDR2的规格将以533MHz起跳，并朝
向667MHz的技术迈进，更高的时脉将可达到更高的数据传输效能，提高计算机
的效能，同时DDR2也会更省电。根据Samsung的统计，533MHz时脉的DDR2的
用电量不到400MHz DDR的65％。这也将节省笔记本电脑的耗电量。但是，目前
市面上的主机板所采用的芯片组，皆有设定某些固定的规格比例，例如中央处理单
元的规格为FSB-800则依由芯片组所设定的固定规格比例，其所对应到的内存规
格最高为DDR2-533。
请参照图1所示，现有的主机板包含有一中央处理单元11、一芯片组12、一内存
模块13以及一时序产生模块14。其由时序产生模块14产生一时序信号
CK0，分别输入中央处理单元11及芯片组12，中央处理单元11提供
一比例信息至芯片组12，比例信息I0为芯片组12原始所设定的规格
比例，举例说明，如规格比例为2∶3，则与其相对应的中央处理单元11及内存模
块13的规格分别可为FSB-533(CPU-bus 133MHz)以及DDR2-400(Memory-
bus 200MHz)，又，规格比例若为5∶6，则与其相对应的中央处理单元11及内存
模块13的规格分别可为FSB-667(CPU-bus 166MHz)以及DDR2-400(Memory-
bus 200MHz)。
承上所述，因芯片组皆有设定某些固定的使用规格比例，使得更高时脉的内存模块
的效能被限制住，无法达到内存模块本身所设定的数据传输效能。因此，如何使内
存模块能达到更高效能的信息传输频率，并且不受限于芯片组所设定的固定规格比
例的主机板，实乃当前主机板的重要课题之一。
发明内容
有鉴于上述课题，本发明的目的在于克服现有技术的不足与缺陷，提供一种不受限
于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率的主机板。
为达上述目的，本发明提供一种主机板，包含一中央处理单元、一芯片组以及一时
序比例控制信号产生模块。芯片组，其至少设有一锁相回路、一中央处理单元总线
回路、及一内存模块总线回路，其中锁相回路分别与中央处理单元总线回路及内存
模块总线回路电连接，且中央处理单元总线回路与中央处理单元电连接；时序比例
控制信号产生模块，分别电连接于中央处理单元与芯片组，其产生一时序比例控制
信号，时序比例控制信号输入至芯片组的锁相回路中，锁相回路依据时序比例控制
信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信息传
输频率的传输频率比。
另外本发明亦提供一种主机板控制方法，其有一中央处理单元、一芯片组至少设有
一锁相回路、一中央处理单元总线回路及一内存模块总线回路，包含一第一控制步
骤、一时序比例信息检知步骤以及一第二控制步骤。第一控制步骤，由中央处理单
元传送一原始比例信息至一时序比例控制信号产生模块，时序比例控制信号产生模
块产生一时序比例控制信号至锁相回路，锁相回路依据时序比例控制信号设定中央
处理单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率
比；时序比例信息检知步骤，检知一内存模块的规格，以产生一时序比例信息输入
至时序比例控制信号产生模块；第二控制步骤，由时序比例控制信号产生模块依据
时序比例信息产生另一时序比例控制信号至锁相回路，锁相回路依据另一时序比例
控制信号重新设定中央处理单元总线回路的信息传输频率与内存模块总线回路的信
息传输频率的传输频率比。
承上所述，因依本发明的主机板，通过时序比例控制信号产生模块来改变中央处理
单元总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比，
因此可不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输
频率。
附图说明
图1为显示现有主机板的部分电路方块示意图；
图2为显示依本发明较佳实施例的主机板的部分电路方块示意图；
图3为显示依本发明较佳实施例的主机板控制方法的流程图。
图中符号说明：
11 中央处理单元
12 芯片组
13 内存模块
14 时序产生模块
I0 比例信息
21 中央处理单元
22 时序比例控制信号产生模块
23 芯片组
231 锁相回路
232 中央处理单元总线回路
233 内存模块总线回路
24 时序产生模块
25 内存模块
26 基本输出/输入系统模块
I0 原始比例信息
I1 时序比例信息
S1 时序比例控制信号
CK0 时序信号
41～44主机板控制方法的流程
具体实施方式 以下将参照相关附图，说明依本发明较佳实施例的主机板，其中相同的组件将以相 同的参照符号加以说明。 请参照图2所示，本发明较佳实施例的主机板，包含一中央处理单元21、一时序 比例控制信号产生模块22、一芯片组23、一时序产生模块24、至少一内存模块25 以及一基本输出/输入系统模块26。本实施例中，芯片组23为北桥芯片组，其至少 设有一锁相回路231、一中央处理单元总线回路232、及一内存模块总线回路233， 其中锁相回路231分别与中央处理单元总线回路232及内存模块总线回路233电连 接，且中央处理单元总线回路232与中央处理单元21电连接。 时序比例控制信号产生模块22，分别电连接于中央处理单元21与芯片组23，其产 生一时序比例控制信号CK0，时序比例控制信号CK0输入 至芯片组23的锁相回路231中，锁相回路231依据时序比例控制信号 CK0重新设定中央处理单元总线回路232的信息传输频率与内存模块 总线回路233的信息传输频率的传输频率比。 时序产生模块24，其分别与中央处理单元21及芯片组23电连接，并产生一时序 信号CK0而分别输入至中央处理单元21及芯片组23中，在本实施例 中，时序信号CK0的频率等于中央处理单元总线回路232的信息传输 频率，另外，在本实施例中，内存模块总线回路233的信息传输频率等于中央处理 单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的比值 乘以时序信号CK0的频率。 内存模块25，其与芯片组23的内存模块总线回路233电连接。 基本输出/输入系统模块26与时序比例控制信号产生模块22电连接，基本输出/输 入系统模块26输出一时序比例信息I1至时序比例控制信号产生模块 22，时序比例控制信号产生模块22依据时序比例信息I1产生时序比例 控制信号S1。在本实施例中，时序比例控制信号产生模块22中更包 含有一比例对照表及至少一缓存器，在基本输出/输入系统模块26输出一时序比例 信息I1至时序比例控制信号产生模块22时，将时序比例信息 I1由比例对照表选取所对应的时序比例控制信号S1储存于 缓存器。 为使本发明的内容更容易理解，以下将举一实例，以说明依本发明较佳实施例的主 机板控制方法的流程。 请参照图4并结合图2所示，依本发明较佳实施例的主机板控制方法，其中主机板 包含有一中央处理单元、21一时序比例控制信号产生模块22、及一芯片组23，芯 片组23至少设有一锁相回路231、一中央处理单元总线回路232及一内存模块总 线回路233，在本实施例中，主机板的控制方法包含以下步骤： 由时序产生模块24产生一时序信号CK0，分别输入中央处理单元21 及芯片组23，在本实施例中，时序信号CK0为166MHz的信号，再由 中央处理单元21传送一原始比例信息I0至一时序比例控制信号产生模 块22，以使时序比例控制信号产生模块22产生一时序比例控制信号 S1，在本实施例中，原始比例信息I0为一5∶6的信号； 将时序比例控制信号S1输入至锁相回路231中，以使锁相回路231依 据时序比例控制信号S1设定中央处理单元总线回路232的信息传输频 率与内存模块总线回路233的信息传输频率的传输频率比，在本实施例中，中央处 理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频率的传 输频率比的比值即为5∶6，此时中央处理单元21接收到166MHz的信号，因此依 照比例其相对应的内存模块25为200MHz的信号，在本实施例中，内存模块25为 DDR2规格的内存模块，因此内存模块25为DDR2-400的规格，接着，产生一时 序比例信息I1，在本实施例中，时序比例信息I1为2∶3 的信息，其由基本输出/输入系统模块26输入至时序比例控制信号产生模块22，以 使时序比例控制信号产生模块22依据时序比例信息I1产生另一时序比 例控制信号S1，接着，将另一时序比例控制信号S1输入 至锁相回路231中，以使锁相回路231依据该另一时序比例控制信号S，重新设定 中央处理单元总线回路232的信息传输频率与内存模块总线回路233的信息传输频 率的传输频率比，在本实施例中，此时的中央处理单元总线回路232的信息传输频 率与内存模块总线回路233的信息传输频率的传输频率比的比值即为2∶3，但此 时中央处理单元21仍接收到166MHz，因此依照比例其相对应的内存模块24为 250MHz的信号，因内存模块25为DDR2规格的内存模块，因此内存模块25可为 DDR2-500的规格，可在中央处理单元21工作在标准频率情形下，使内存超过 DDR2-400的工作规格。 综上所述，因本发明的主机板通过时序比例控制信号产生模块来改变中央处理单元 总线回路的信息传输频率与内存模块总线回路的信息传输频率的传输频率比，因此 可不受限于芯片组的固定规格比例，而使内存模块能达到更高效能的信息传输频率。 以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进 行的等效修改或变更，均应包含于权利要求书的范围中。