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2024年7月11日发(作者：路笑翠)

16-, 14-, 12-Bit, 6通道同步采样模数转换器

ADS8556/7/8系列包括6个16-, 14-和12-bit模数转换器(ADCs)，各自基于连续逼近寄

存器原理。构架是基于充电分配原理，具有一个采样保持功能。6个模拟输入组成3个通

道组。这些通道组可以并行采样，保留了信号的相对相位信息。独立的转换开始信号可以

控制每个通道的转换，可以是4个通道或者是6个通道一起转换。

器件支持单端，差分模拟输入信号，范围可以是±4VREF或者±2VREF ，最大输入电压可

以达到±12V。

器件提供了一个内部的2.5V/3V参考电压源，配合一个10-bit的DA转换器，可以提供

2.44mV或2.93mV的步进调整电压。

ADS8556/7/8同样提供一个可选择的并行或串行接口，可以用在硬件模式或软件模式中

模拟部分

本节讲述模拟输入电路，ADC以及控制信号，以及器件的参考设计

模拟输入

输入和转换器可以是单端或差分类型，绝对电压范围可以通过使用RANGE引脚进行配置

（硬件模式）或控制寄存器（CR）中的RANGE_x位设置为±4V

REF

或±2V

REF

。当使用的

参考电压为2.5V时(CR bit C18 = 0),输入电压范围可以是±10V或±5V；当使用的参考电

压为3V (CR bit C18 = 1),输入电压范围可以是±12V或±6V。RANGE引脚在BUSY(如果

CR bit C20 = 0)的下降沿锁存。

模拟输入端的输入电流取决于采样率，输入电压和信号的源阻抗。实质上，模拟输入端的

电流仅在采样周期(t

ACQ

)为内部的电容阵列进行充电。在最大速率下（280ns），模拟输入

电压的源必须能够为10pF的输入电容（±4V

REF

）或20pF（±2V

REF

）的输入电容充电。

在转换周期中，没有输入电流，输入阻抗大于1MΩ。为了确保启动条件，在转换到采样

模式之前，采样电容被充到固定的内部参考电压。

要获得线性转换，输入电压必须保持在指定的范围内：

HVSS – 0.2V ~ HVDD + 0.2V.

驱动运算放大器的最小–3dB带宽可以通过公式1进行计算：

其中: n = 16, 14或12，n为ADS8556/7/8的分辨率。

要获得最小的采样时间t

ACQ

= 280ns, 需要的最小的驱动放大器的带宽为6.7MHz

（ADS8556），6MHz（ADS8557），5.2MHz（ADS8558）。如果应用程序允许长的采样

时间，这些带宽可以降低。如果无法满足带宽需求，会引起增益误差。如公式1所示。

如果信号源(RSOURCE)的阻抗可以满足公式2的要求，就可以不需要驱动运算放大器。

其中：n = 16, 14或12; n 为ADC的分辨率

CS = 10pF为采样电容（VIN =±4 × VREF）

RSER = 200Ω 为输入电阻值，RSW = 130Ω为转换电阻值

当t

ACQ

= 280ns, 最小的源阻抗应当小于2.0k（ADS8556），2.3k（ADS8557），2.7k

（ADS8558）（VIN= ±4VREF）或者小于0.8k（ADS8556），1.0k（ADS8557），1.2k

（ADS8558）（VIN = ±2VREF）。当系统允许更长的采样时间时，源阻抗可以高些。

模数转换器(ADC)

器件包括6个ADC可以使用内部或外部转换时钟，使用内部时钟时转换时间最慢为1.09

μs(ADS8558)。当使用外部时钟时和参考电压时，最小的转换时间为925ns。

转换时钟

器件使用内部转换时钟(XCLK，仅在软件模式下)。在默认模式下，器件生产一个内部时钟。

当CLKSEL位置高时（CR中的C11CR），引脚27可以引入高达20MHz的外部时钟。)。

不论是外部或内部时钟，每个转换需要18.5个时钟周期。

转换时钟的空占比应当为50%。但是可以允许空占比在45%和55%之间。

CONVST_x

每个通道组的模拟输入(CH_x0/1)在对应的CONVST_x信号的上升沿保持，仅在软件模式

下（除顺序模式），CONVST_A被所有6个ADC使用。转换在转换时钟的下一个边沿自

动启动。在整个转换周期中CONVST_x应当始终保持为高；此时BUSY信号将有效。转

换过程中的下降沿将会使得相关的ADC进入掉电模式。

同一通道组正在进行转换时无法开始新的转换，但可以进行其它输入通道的转换初始化，

但是如果使用了并行接口，输出端口的行为取决于CONVST_x信号。图35显示了相关例

子。

BUSY/INT

BUSY信号表示转换正在进行中。该信号在信号的上升沿变高，当输出数据出现在对应的

输出寄存器中时变低。当BUSY信号变低时可以立即读取数据。在转换过程中，在

CONVST_x的下降沿（BUSY为高），对应的ADC将掉电。

在连续模式时，BUSY信号将变低一个时钟周期。

BUSY/INT信号的极性可以通过CR的C20位进行改变。

参考电压

ADS8556/7/8提供了一个内部的低漂移的2.5V参考电压源。要增大输入电压的范围，参

考电压可通过设置CR中的C18位（VREF）以切换到3V模式。参考电压被输送到一个

由C[9:0]控制的10位的DAC中。具有缓冲的DAC输出连接到REFIO引脚。在这种情况

下，该引脚的电压可以通过编程进行2.44mV的调整(3V模式下为2.92mV) ，精确的输

出电压可以通过公式3进行计算：

其中：

Range = 选择的最大参考电压(2.5V或者3V),

Code = DAC寄存器的十进制值

表1中列出了当参考电压范围设置为2.5V时的组合例子。但是为了确保性能，DAC输出

不应低于0.5V。

DAC的缓冲输出应当使用最小100nF的电容，推荐使用470nF的电容。如果内部的电压

参考被掉电（默认），则外部的参考电压可以驱动REFIO引脚。

REFIO引脚的电压使用了三个内部的放大器进行缓冲，每个ADC对一个。每个缓冲输出

需要使用10mF的电容（53 and 54, 55 and 56, and 57 and 58）。10mF电容可以是具

有X5R品质的陶瓷电容0805-SMD。

内部参考电压缓冲器可以被掉电，以减小功耗。在这种情况下，外部参考电压器件可以连

接到REFC_A, REFC_B和REFC_C引脚。电容为10mF，最小的需求带宽可以通过公式4

进行计算：

当tCONV为最小的1.09μs时，参考电压缓冲器需要的最小带宽为1.02kHz。

表1 DAC设置举例(2.5V)

REF

输出十进制代码二进制代码十六进制代码

0.500

1.25

2.500

204

511

1023

00 1100 1100

01 1111 1111

11 1111 1111

1FF

3FF

数字

本节描述了数字控制和器件时序的细节。

器件配置

根据操作模式，ADS8556/7/8可以配置为使用外部引脚还是使用控制寄存器 (CR)，如表

2所示。

并行接口

要使用器件的并行接口，PAR/SER引脚应当被置低。使用内部时钟时的最大速率为：

630kSPS-ADS8556, 670kSPS-ADS8557,730kSPS-ADS8558。

对ADS8556/7/8访问的控制如图2和图3所示。

器件可以在16位模式下(WORD/BYTE引脚为低)操作或8位模式下(WORD/BYTE引脚为

高)操作。如果使用8位操作模式，HBEN引脚用来选择在数据输出的DB[15:8]上，低位

(DB7为低)或高位(DB7 为高)是否首先有效。

串行接口

通过设置PAR/SER引脚为高可以选择串行接口模式。在这种情况下，每个输出传输开始

于FS（帧同步信号）的下降沿。转换结果按照SEL_x引脚信号出现于串行数据输出引脚：

SDO_A, SDO_B,以及SDO_C。数据开始于最高有效位（MSB），输出数据在SCLK的上升

沿改变，所以主处理器可以在紧临的下降沿读取数据，ADS8557和ADS8558的输出数

据会在高位补零。

串行数据输入SDI会在SCLK的下降沿锁存。

串行接口可以使用1、2或3个输出端口。这些端口通过引脚SEL_A, SEL_B, 和SEL_C使

能。如果所有的串行数据端口被选择，数据可以通过两个16位数或1个32位数进行传输。

通道CH_x0的数据第一个被传输，接着是CH_x1的数据。这种情况下的最大的速率为：

450kSPS-ADS8556,470kSPS-ADS8557,500kSPS- ADS8558

如果系统只允许使用两个数据传输端口，可以使用SDO_A 和SDO_B。数据的输出顺序

为：CH_A0、CH_A1、CH_C0，数据输出端口为SDO_A；CH_B0、CH_B1、CH_C1出

现在端口SDO_B。在这种情况下，数据传输支持连续的16位字或连续的48位字。这种

情况下的最大速率为： 375kSPS-ADS8556, 390kSPS-ADS8557, 400kSPS-ADS8558.

只使用1个端口时可以使用SDO_A，数据输出的顺序为：CH_A0, CH_A1, CH_B0, CH_B1,

CH_C0, CH_C1。数据可以使用16位、32位或96位传输。这种情况下的最大速率为：

250kSPS-ADS8556/7，260kSPS-ADS8558

图1 (串行操作时序图)以及图36显示了所有可能的细节。

表2 ADS8556/7/8配置设置

接口模式

并行 (PAR/SER =

串行

(PAR/SER = 1)

硬件模式(HW/SW = 0) CONVST_x

引脚控制转换的启动

使用引脚配置，可以选择控制位

C[22:18], C[15:13],以及C[9:0]

使用引脚配置，可以选择控制位

C[22:18], C[15:13],C[9:0]; 位

C[31:24]被忽略

软件模式(HW/SW = 1) 转换的启动仅由CONVST_A

引脚控制，除非在连续模式

仅使用控制寄存器位C[31:0]进行配置，状态引脚27和

63被忽略(仅用作RANGE输入)

仅使用控制寄存器位C[31:0]进行配置，状态引脚1，27

和63被忽略(仅用作RANGE输入); 每个访问需要寄存

器通过SDI的一次更新

硬件模式

当HW/SW输入(pin 62)设置为低时，器件功能通过引脚控制，或者是控制寄存器C[22:18],

C[15:13], C[9:0]。这样可以在通常情况下使用硬件模式，需要时切换到软件模式进行初始

化或者调整控制寄存器的设置（例如，内部参考电压的设置)然后再切换回硬件模式。

软件模式

当HW/SW输入设置为高，器件将操作于软件模式，功能设置将只能通过控制寄存器进行，

对应的引脚设置将被忽略。

如使用并行接口，控制寄存器的更新可以通过两个16位的字（word模式下）或4个8

位字节（byte模式下）写入引脚DB[15:0]实现。(为了避免丢失数据，整个序列必须在转

换开始前结束)。CS在控制寄存器写操作期间应当保持低。也可以仅更新高8位的寄存器

(C[31:24])，在word模式下，首先访问高8位寄存器，再更新低8位寄存器。 using a single

write access and pins DB[15:8] in both word and byte modes. In word mode, the

first write access updates only the upper eight bits and stores the lower eight bits

(C[23:16]) for an update that takes place with the second write access along with

C[15:0].

如果使用串行接口，每次读访问都需要包含控制寄存器的内容。为了进行初始化，所有的

32位寄存器都必须进行设置，(C16必须在访问器件设置为'1')。要减小接口上的开关噪声，

an update of the first eight bits (C[31:24]) with the remaining bits held low can be

performed thereafter.

图37阐述了控制寄存器更新选项的不同之处。

Control Register (CR);

Default Value = 0x000003FF

控制寄存器的设置只能在软件模式下更改，但转换到硬件模式下后不会被影响。寄存器值

与输入引脚的设置无关。寄存器的改变在WR的上升沿有效（并行接口模式），串行模式

下在第32个SCLK的下降沿有效。

位名称

1 = 使能通道组C

C30 CH_B

C29 CH_A

C28 RANGE_C

C27 RANGE_B

C26 RANGE_A

C25 REFEN

C24 REFBUF

C23 SEQ

C22 A-NAP

C21 BUSY/INT

C20 BUSY L/H

C19 Don’t use

C18 VREF

C17 READ_EN

C16 C23:0_EN

C15 PD_C

C14 PD_B

C13 PD_A

C12 不使用

C11 CLKSEL

0 =下次转换禁用通道组B(默认)

1 =使能通道组B

0 =下次转换禁用通道组A(默认)

1 =使能通道组A

0 =通道组C的输入电压范围：4VREF (默认)

1 =通道组C的输入电压范围：2VREF

0 =通道组B的输入电压范围：4VREF (默认)

1 =通道组B的输入电压范围：2VREF

0 =通道组A的输入电压范围：4VREF (默认)

1 =通道组A的输入电压范围：2VREF

0 =禁用内部参考电压源(默认)

1 =使能内部参考电压源

0 = 使能内部参考电压缓冲器(默认)

1 = 禁用内部参考电压缓冲器

0 = 禁用顺序转换启动模式(默认)

1 = 使能顺序转换启动模式(位11必须为1)

0 = 普通操作(默认)

1 = 使能Auto-NAP特性

0 = BUSY/INT引脚位于普通模式(BUSY) (默认)

1 = BUSY/INT引脚位于中断模式(INT)

0 = INT低有效时BUSY激活为高(默认)

1 = INT高有效时BUSY激活为低

该位总是设置为'0'

0 =内部参考电压为2.5V(默认)

1 =内部参考电压为3V

0 =普通操作(转换结果位于SDO_x) (默认)

1 =控制寄存器的结果输出到SDO_x

0 = 仅更新控制寄存器的C[31:24](仅在串行模式)(默认) 是

1 = 使能所有控制寄存器更新(仅在串行模式)

0 = 普通操作(默认)

1 = 通道C掉电(bit 31必须设置为0)

0 =普通操作(默认)

1 = 通道B掉电(bit 30必须设置为0)

0 =普通操作(默认)

1 = 通道A掉电(bit 29必须设置为0)

该位总是设置为0

0 = 使用内部转换时钟(硬件模式下为强制)(默认)

1 = 外部转换时钟(通过引脚27)

C10 CLKOUT_EN 0 = 普通操作(默认)

1 = 内部转换时钟在引脚27上输出

是

否

描述

0 = 下次转换禁用通道组C(默认)

硬件模式有效

No C31 CH_C

REFDAC[9]

REFDAC[8]

REFDAC[7]

REFDAC[6]

REFDAC[5]

REFDAC[4]

REFDAC[3]

REFDAC[2]

REFDAC[1]

REFDAC[0]

参考电压DAC值的Bit 9 (最高位)，默认为1

参考电压DAC值的Bit 8，默认为1

参考电压DAC值的Bit 7，默认为1

参考电压DAC值的Bit 6，默认为1

参考电压DAC值的Bit 5，默认为1

参考电压DAC值的Bit 4，默认为1

参考电压DAC值的Bit 3，默认为1

参考电压DAC值的Bit 2，默认为1

参考电压DAC值的Bit 1，默认为1

参考电压DAC值的Bit 0 (最低位)，默认为1

是

菊花链模式(仅适用于串行模式)

串行接口支持菊花链特性，允许串联多个器件以减少电路板面积并简化控制和数据走线，

在这种情况下，引脚DB5/DCIN_A, DB4/DCIN_B和DB3/DCIN_C 用作通道A、B、C

的串行数据输入。图39显示了一个菊花链的例子，3个器件共享一个通用CONVST信号

线，可以同步采样18个模拟通道。

要激活菊花链模式，DCEN引脚必须被拉高。由于存在tS1, tH1和tD3，SCLK的最大频

率为27.78MHz (如果空占比为50%)。

顺序模式(软件模式，且使用外部转换时钟)

ADS8556/7/8的三个通道组可以运行在顺序模式下。 can be run in sequential mode,

with the corresponding CONVST_x signals interleaved, when an external clock is

used. To activate the device in sequential mode, CR bits C11 (CLKSEL) and C23

(SEQ) must be asserted. In this case, the BUSY output indicates a finished

conversion by going low (when C20 = 0) or high (when C20 = 1) for only a single

conversion clock cycle in case of ongoing conversions of any other channel pairs.

Figure 38 shows the behavior of the BUSY output in this mode. Each conversion

start should be initiated during the high phase of the external clock, as shown in

Figure 38. The minimum time required between two CONVST_x pulses in the time

required to read the conversion result of a channel (pair).

输出数据格式

的数据输出格式为二进制补数，如表4所示：

对于ADS8557,输出14-bit的转换结果，串行接口模式下每16bit帧的前两位为0。在并

行模式下，输出引脚DB[15:14]为低。

复位和掉电模式

器件支持两种复位模式：上电复位和引脚控制复位，使用引脚28。复位将导致转换中断，

控制寄存器的内容设置为默认值，所有的通道切换到采样模式。

当器件上电时，AVDD到达1.5V时，上电复位将使得器件进入默认状态。当器件掉电时，

上电复位电路需要AVDD保持125mV至少350ms，以确保内部电容正确放电，从而保

证重新上电器件行为的正确性。如果AVDD掉至400mV以下，但在125mV以上(see the

undefined zone in Figure 40), 内部上电复位电容无法完全放电，这就需要在AVDD恢

复后执行引脚控制复位。

通过将STBY引脚（24pin）拉低，可以使整个器件（除了数字接口）进入掉电模式。由

于数字接口仍然在运行，所以可以重新恢复。恢复时需要将STBY引脚置高。重新上电后，

器件需要10ms的准备时间才能开始数据转换，所以，该功能一般用在对数据速率要求不

高又要求低功耗的场合。在等待中，CR的内容不会被改变。当器件恢复到正常状态后，

不需要执行硬件复位，每个器件的通道可以分别通过设置控制寄存器的C[15:13] (PD_x)

进行关闭。重新激活后，每个通道需要10ms时间进行转换准备。内部参考源仍然有效，

除非所有的通道同时掉电。

In partial power-down mode, each of the three channel pairs of the ADS8556/7/8

can be individually put into a power-saving condition that reduces the current

requirement to 2mA per channel pair by bringing the corresponding CONVST_x

signal low during an ongoing conversion when BUSY is high. The relevant channel

pair is activated again by issuing a RESET pulse (to avoid loss of data from the

active channels, this RESET pulse should be generated after retrieving the latest

conversion results). The next rising edge of the CONVST_x signal should be issued

at least six conversion cycle periods after the reset pulse and starts a new

conversion, as shown in Figure 41. The internal reference remains active during

the partial power-down mode The auto-NAP power-down mode is enabled by

asserting the A-NAP bit (C22) in the control register.

The auto-NAP power-down mode is enabled by asserting the A-NAP bit (C22) in

the control register. If the auto-NAP mode is enabled, the ADS8556/7/8

automatically reduce the current requirement to 6mA after finishing a conversion;

thus, the end of conversion actually activates the power-down mode. Triggering a

new conversion by applying a positive CONVST_x edge puts the device back into

normal operation, starts the acquisition of the analog input, and automatically

starts a new conversion six conversion clock cycles later. Therefore, a complete

conversion cycle takes 24.5 conversion clock cycles; thus, the maximum

throughput rate in auto-NAP power-down mode is reduced to a maximum of

380kSPS for the ADS8556, 395kSPS for the ADS8557, and 420kSPS for the

ADS8558 in serial mode. In parallel mode, the maximum data rates are 500kSPS

for the ADS8556, 530kSPS for the ADS8557, and 580kSPS for the ADS8558. The

internal reference remains active during the auto-NAP mode. Table 5 compares

the analog current requirements of the devices in the different modes

接地

所有的GND引脚都应当接到一个干净的地参考。连接必须尽可能的短，以减少自感效应。

建议直接将地引入地层。如果设计中没有地层，地线应当尽可能的宽。但要避免连接过于

接近数字处理器地连接点。

根据电路板的电路密度、模拟部件和数字部件的布局以及相关电流回路，数字地与模拟地

应当进行分离，且数字地和模拟地的连接桥应当具有低阻值且位于ADC的附近或下面。

否则将会产生-300mV的电压差。

在PCB布局时，应当避免通过模拟区域或信号的回归电流。

供电

ADS8556/7/8需要4个独立的供电电源：ADC的模拟供电（AVDD），数字接口的IO供

电（BVDD），模拟输入的高电压供电（HVDD和HVSS）。一般来说，不需要严格的上电

顺序，但是，如果HVDD在AVDD之前上电的话，将形成内部ESD结构，将增加IHVDD

的值。

AVDD为内部ADC提供电源，可以设置为4.5V~5.5V。由于器件的典型供电电流为30mA,

因此在数字供电和AVDD引脚之间不需要无源滤波器。推荐用一个线性电压调整提供模拟

电源。每个AVDD引脚与AGND之间应有一个100nF的电容和一个10uF的电容。10uF

和100nF的电容也可以改为一个1uF的陶瓷电容。

BVDD供电仅用于驱动数字IO缓冲器，范围为2.7V~ 5.5V。该范围可以适应目前处理器

发展的水平。要减少从外部数字电路带来的噪声，BVDD应当进行滤波，在外部数字电路

和器件之间连接一个10的电阻，因为典型电流小于2mA（取决于外部负载）。在BVDD

与引脚8之间应接入100nF和10uF电容组成的滤波电路，或者只接入一个1uF电容。

高压供电(HVSS和HVDD)用来为模拟输入供电，噪声和误差将之间引入到输入信号，应

当在引脚30、31和AGND间放置一个100nF的陶瓷退耦电容。另外应当在器件附近放

置一个10uF的电容。

图42显示了推荐的电路布局。

应用指南

ADS8556/7/8并行模式下的最小配置如图43所示，在这种情况下，BUSY信号没有使用，

SW生成了需要的信号。OPA2211用来进行输入驱动，从而满足高速速率下的带宽要求。

要达到最大速率，推荐的滤波电容取值为1nF，串联电阻取值为 22Ω。此时在16位模式

下最小的采样时间为280ns

名称

DB14/REFBUF

引脚

类

型

并行接口

DIO 数据位14

描述

串行接口

硬件模式：参考电压缓冲器使能，低有效。使用内部参

考电压源时强制有效。

软件模式：连接到BGND或BVDD，通过控制寄存器

的C24(REFBUF)设置

DB13/SDI

DB12

DB11

DB10/SDO_C

DIO 数据位13

DIO 数据位12

DIO 数据位11

DIO 数据位10

DIO 数据位9

硬件模式：连接到BGND

软件模式：串行数据输入

连接到BGND

当SEL_C = 1,通道C输出数据；

当SEL_C = 0,该引脚连接到BGND

当SEL_B = 1,通道B输出数据；

当SEL_B = 0,该引脚连接到BGND；

当 SEL_C = 0，该通道也输出C1数据。

通道A输出数据。

当SEL_C = 0,该通道也输出C0的数据。

当SEL_C = 0且SEL_B = 0时，SDO_A 为所有通道输出

数据

DB9/SDO_B

DB8/SDO_A

DIO 数据位8

BGND

BVDD

IO缓冲器地，连接到数字地

IO缓冲器供电，连接到数字电源(2.7V~5.5V)。与BGND之间接入1uF电容或

100nF和10uF的组合电容

菊花链使能。

当为高时， DB[5:3]用作DCIN[A:C]

如果不使用菊花链模式，需要连接到

BGND

DIO Word模式(WORD/BYTE = 0):

DI 数据位7

Byte模式 (WORD/BYTE = 1):

高位使能。当为高时，首先输出

DB[15:8]的高位；当为低时，首先

输出DB[15:8]的低位。

DB7/HBEN/DCEN

DB6/SCLK

DIO Word模式(WORD/BYTE = 0):

DI 数据位6

Byte模式(WORD/BYTE = 1):

连接到BGND或者BVDD

串行接口时钟输入(最大36MHz)

DB5/DCIN_A

DIO Word模式(WORD/BYTE = 0):

DI 数据位5

Byte模式(WORD/BYTE = 1):

连接到BGND或BVDD

当DCEN = 1,A通道数据输入菊花链。

当DCEN = 0,连接到BGND

DB4/DCIN_B

DIO Word模式(WORD/BYTE = 0):

DI 数据位4

Byte模式(WORD/BYTE = 1):

连接到BGND或BVDD

当SEL_B = 1且DCEN = 1,B通道数据

输入菊花链。

当DCEN = 0,连接到BGND

当SEL_C = 1且DCEN = 1,C通道数据

输入菊花链。

当DCEN = 0,连接到BGND

DB3/DCIN_C

DIO Word模式(WORD/BYTE = 0):

DI 数据位3

Byte模式(WORD/BYTE = 1):

连接到BGND或BVDD

DB2/SEL_C

DIO Word模式(WORD/BYTE = 0):

DI 数据位2

Byte模式(WORD/BYTE = 1):

连接到BGND或BVDD

高时选择SDO_C输入。

当为高时，SDO_C有效

当为低时，SDO_C禁用

高时选择SDO_B输入。

当为高时，SDO_B有效

当为低时，SDO_B禁用

高时选择SDO_A输入。

当为高时，SDO_A有效

当为低时，SDO_A禁用

应当始终为高

DB1/SEL_B

DIO Word模式(WORD/BYTE = 0):

DI 数据位1

Byte模式(WORD/BYTE = 1):

连接到BGND或BVDD

DB0/SEL_A

DIO

/DI

Word模式(WORD/BYTE = 0):

数据位0(LSB)

Byte模式(WORD/BYTE = 1): 连

接到BGND或BVDD

18 DO 当CR的C21 = 0 (BUSY/INT)时，表示转换器忙状态。当转换器开始转换但未结

束时，输出为高；当所有6个通道转换结束并被输出寄存器锁存时输出为低，并

一直保持为低。在顺序模式下(CR中SEQ = 1)，BUSY在每个转换器开始时为高，

在每个转换器结束时保持1个转换时钟周期的低。

当C21 = 1，为中断输出。每次转换结束后将变为高，直到转换结果被读取。

BUSY/INT输出的极性可以通过C20进行更改

BUSY/INT

CS/FS

DI/

片选信号，低时使能并行接口使能，高时，帧同步。下降沿控制帧传输

接口禁用

读数据。为低时，并行数据输出；为高时

数据输出禁用

硬件模式(HW/SW = 0)：通道组C开始转换。该信号的上升沿将初始化

CH_C[1:0]的同时转换。CONVST_C在整个转换周期内必须保持高，否则通道

组C中的两个ADC将进入掉电模式

软件模式(HW/SW = 1)：顺序模式下表示通道组C转换开始，其它模式下连接

到BGND或BVDD

连接到BGND

CONVST_C

CONVST_B

DI 硬件模式(HW/SW = 0)：通道组B开始转换。该信号的上升沿将初始化

CH_B[1:0]的同时转换。CONVST_B在整个转换周期内必须保持高，否则通道

组B中的两个ADC将进入掉电模式

软件模式(HW/SW = 1)：顺序模式下表示通道组B转换开始，其它模式下连接

到BGND或BVDD

CONVST_A

DI 硬件模式(HW/SW = 0)：通道组A开始转换。该信号的上升沿将初始化

CH_A[1:0]的同时转换。CONVST_A在整个转换周期内必须保持高，否则通道

组A中的两个ADC将进入掉电模式

软件模式(HW/SW = 1)：顺序模式下表示通道组A转换开始，其它模式下表示

所有选择的通道转换开始

STBY

25, 32,

37, 38,

43, 44,

49, 52,.

53, 55,

57, 59

等待状态。为低时，整个器件位于掉电模式（包括内部时钟和参考电压）；为高

时，器件处于正常模式

模拟地，连接到模拟电源地层。

如果引脚25与AGND的电位差保持在±300mV内，应当具有一个专用的地。

AGND

26,

35,

AVDD 41,

RANGE/XCLK

34, P

40,

46,

模拟供电(4.5V~5.5V)。

如果引脚26与AVDD的电位差总是保持在±300mV内，应当提供单独的供电。

47, 50,.

DI/硬件模式(HW/SW = 0)：输入电压范围选择。

软件模式(HW/SW = 1)：外部转换时钟输入，如果CR中的C11(CLKSEL)设置为

高或者内部转换时钟输出、如果CR中的C10(CLKOUT_EN)设置为高。如果不使

用，需要连接到BVDD或BGND

RESET

WORD/BYTE

复位输入，高有效。将忽略任何正在进行的转换。复位内部控制寄存器为

0x000003FF。RESET脉冲至少应保持50ns

输出模式选择。当为低时，数据通过

DB[15:0]进行字模式传输；当为低时，通

过DB[15:8]进行字节传输，字节顺序由

HBEN引脚进行控制

HVSS

HVDD

CH_A0

CH_A1

CH_B0

CH_B1

CH_C0

CH_C1

REFIO

AIO

模拟输入负电源(–16.5V~–5V)。

模拟输入正电源(5V~16.5V)

通道A0的模拟输入。输入电压范围由RANGE引脚或C26进行控制。

通道A1的模拟输入。输入电压范围由RANGE引脚或C26进行控制。

通道B0的模拟输入。输入电压范围由RANGE引脚或C27进行控制。mode

通道B1的模拟输入。输入电压范围由RANGE引脚或C27进行控制。

通道C0的模拟输入。输入电压范围由RANGE引脚或C28进行控制。

通道C1的模拟输入。输入电压范围由RANGE引脚或C28进行控制。

参考电压源输入/输出(0.5V~ 3.025V).

硬件模式下通过REFEN/WR引脚选择使能内部参考电压；软件模式下通过C25

设置。

输出值通过内部DAC进行控制（CR中的C[9:0]）

REFC_A

REFC_B

REFC_C

PAR/SER

HW/SW

通道A的退耦电容，与引脚53之间使用10uF电容

通道B的退耦电容，与引脚55之间使用10uF电容

通道C的退耦电容，与引脚57之间使用10uF电容

接口模式选择。低为并口；高为串口

模式选择。低为硬件模式；高为软件模式

硬件模式(HW/SW = 0)：为高时使能内

部参考电压源（内部电压缓冲器同时使

能）。为低时，使用外部参考电压源接入

REF

/WR

REFIO。

软件模式(HW/SW = 1)：写输入。当CS

和WR为低时，并行数据输入使能。内部

参考电压源的使能由C25控制

DB15 64 DIO 数据位15 (MSB)

硬件模式(HW/SW = 0)：为高时使

能内部参考电压源（内部电压缓冲

器同时使能）。为低时，使用外部参

考电压源接入REFIO。

软件模式(HW/SW = 1)：连接到

BGND或BVDD，内部参考电压源

的使能由C25控制

连接到BGND

DIO 当为低时，模拟输入的范围为±4V

REF

；为高时，模拟输入电压范围为±2V