Intel Arria 10 内核架构和通用 I O 手册说明书-USB迷|专注于互联网分享

2024年10月28日发(作者：劳清舒)

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

5.4.1. Arria 10 器件的GPIO Bank、SERDES和DPA位置

I/O bank位于I/O列。每个I/O bank包含其自身的PLL、DPA和SERDES电路。

要了解关于每种器件封装中可用的模块化I/O bank的详细信息，请参考相关信息。

图 10 GX 160和GX 220器件的I/O Bank

2J3B

图 10 SX 160和SX 220器件的I/O Bank

2J3B

Intel

Arria

10内核架构和通用I/O手册

100

3 V I/O

LVDS I/O

3 V I/O

LVDS I/O

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

图 72.

图 73.

图 74.

发送反馈

Arria 10 GX 270和GX 320器件的I/O Bank

2L3D

2K3C

2J3B

3 V I/O

LVDS I/O

Arria 10 SX 270和SX 320器件的I/O Bank

2L3D

2K3C

2J3B

3 V I/O

LVDS I/O

Arria 10 GX 480器件的I/O Bank

3 V I/O

LVDS I/O

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101

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

图 10 SX 480器件的I/O Bank

3 V I/O

LVDS I/O

图 10 GX 570和GX 660器件的I/O Bank

3 V I/O

LVDS I/O

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102

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

图 10 SX 570和SX 660器件的I/O Bank

发送反馈

3 V I/O

LVDS I/O

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103

5. Arria 10

器件的

I/O

和高速

I/O

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图 10 GX 900、GX 1150、GT 900和GT 1150器件的I/O Bank

2L3H

2K3G

2J3F

2H3D

2G3C

2F3B

LVDS I/O

相关链接

•

器件收发器的布局

提供Arria 10器件中关于收发器bank的更多信息。

Arria 10 GX器件的模块化I/O Bank (第108页)

列出了每个Arria 10 GX封装中可用的I/O bank的I/O管脚数。

Arria 10 GT器件的模块化I/O Bank (第111页)

列出了每个Arria 10 GT封装中可用的I/O bank的I/O管脚数。

Arria 10 SX器件的模块化I/O Bank (第112页)

列出了每个Arria 10 SX封装中可用的I/O bank的I/O管脚数。

Arria 10 GX封装的FPGA I/O资源 (第105页)

列出了Arria 10 GX封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10 GT封装的FPGA I/O资源 (第106页)

列出了Arria 10 GT封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10 SX封装的FPGA I/O资源 (第107页)

列出了Arria 10 SX封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

Altera GPIO IP内核用户指南

Arria 10 器件的PLL和时钟 (第152页)

•

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104

2I3E

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

5.4.2. Arria 10 器件的GPIO缓冲和LVDS通道

5.4.2.1. Arria 10 GX封装的FPGA I/O资源

表 10 GX器件的GPIO缓冲和LVDS通道

•

产品系列

代码

GX 160U19

F27

F29

GX 220U19

F27

F29

GX 270F27

F29

F34

F35

GX 320F27

F29

F34

F35

GX 480F29

F34

F35

GX 570F34

F35

NF40

KF40

GX 660F34

F35

NF40

KF40

GX 900F34

NF40

RF40

NF45

U19封装是一种0.8 mm间距的焊球栅阵列。所有其它的封装是1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

484-pin UBGA

672-pin FBGA

780-pin FBGA

484-pin UBGA

672-pin FBGA

780-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

780-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,932-pin FBGA

3 V I/O

GPIO

LVDS I/O

148

192

240

148

192

240

192

312

336

192

312

336

312

444

348

444

348

540

600

444

348

540

600

504

600

342

768

总数量

196

240

288

196

240

288

240

360

384

240

360

384

360

492

396

492

396

588

696

492

396

588

696

504

600

342

768

120

156

168

156

168

156

222

174

222

174

270

300

222

174

270

300

252

300

154

384

LVDS通道

继续

...

发送反馈

Intel

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105

5. Arria 10

器件的

I/O

和高速

I/O

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产品系列

代码

SF45

UF45

GX 1150F34

NF40

RF40

NF45

SF45

UF45

封装

类型

1,932-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,932-pin FBGA

3 V I/O

GPIO

LVDS I/O

624

480

504

600

342

768

624

480

总数量

624

480

504

600

342

768

624

480

LVDS通道

312

240

252

300

154

384

312

240

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

列出了每个Arria 10 GX封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

5.4.2.2. Arria 10 GT封装的FPGA I/O资源

表 10 GT器件的GPIO缓冲和LVDS通道

•

产品系列

代码

GT 900

GT 1150

SF45

SF45封装是一种1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

1,932-pin FBGA

3 V I/O

GPIO缓冲

LVDS I/O

624

总数量

624

312

LVDS通道

相关链接

•

Arria 10 GT器件的模块化I/O Bank (第111页)

列出了每个Arria 10 GT封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

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106

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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5.4.2.3. Arria 10 SX封装的FPGA I/O资源

表 10 SX器件的GPIO缓冲和LVDS通道

•

产品系列

代码

SX 160U19

F27

F29

SX 220U19

F27

F29

SX 270F27

F29

F34

F35

SX 320F27

F29

F34

F35

SX 480F29

F34

F35

SX 570F34

F35

NF40

KF40

SX 660F34

F35

NF40

KF40

U19封装是一种0.8 mm间距的焊球栅阵列。所有其它的封装是1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

484-pin UBGA

672-pin FBGA

780-pin FBGA

484-pin UBGA

672-pin FBGA

780-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

780-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

3 V I/O

GPIO缓冲

LVDS I/O

148

192

240

148

192

240

192

312

336

192

312

336

312

444

348

444

348

540

600

444

348

540

600

总数量

196

240

288

196

240

288

240

360

384

240

360

384

360

492

396

492

396

588

696

492

396

588

696

120

156

168

156

168

156

222

174

222

174

270

300

222

174

270

300

LVDS通道

相关链接

•

Arria 10 SX器件的模块化I/O Bank (第112页)

列出了每个Arria 10 SX封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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5.4.3. Arria 10 器件的I/0 Bank组

Arria 10 器件中的I/O管脚以模块化I/O bank组的形式进行组织：

•

模块化I/O bank有独立的供电，使得每个bank可以支持不同的I/O标准。

每个模块化I/O bank可以支持使用相同电压的多个I/O标准。

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

Arria 10 GT器件的模块化I/O Bank (第111页)

Arria 10 SX器件的模块化I/O Bank (第112页)

5.4.3.1. Arria 10 GX器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 GX

器件系列的器件封装的I/O管脚的总数量。

表 10 GX 160和GX 220器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

U19

—

196

GX 160

F27

—

240

F29

288

U19

—

196

GX 220

F27

—

240

F29

288

表 10 GX 270和GX 320器件的模块化I/O Bank

产品系列

封装

F27

总数量

—

240

F29

360

GX 270

F34

384

F35

384

F27

—

240

F29

360

GX 320

F34

384

F35

384

I/O Bank

Intel

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108

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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表 10 GX 480器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

F29

—

360

GX 480

F34

492

F35

—

396

表 10 GX 570和GX 660器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

492

F35

—

396

GX 570

NF40

—

588

KF40

696

F34

—

492

F35

—

396

GX 660

NF40

—

588

KF40

696

I/O Bank

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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表 10 GX 900器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

504

NF40

—

600

RF40

—

342

GX 900

NF45

768

SF45

—

624

UF45

—

480

I/O Bank

表 10 GX 1150器件的模块化I/O Bank

产品系列

封装

F34

—

NF40

—

RF40

—

GX 1150

NF45

SF45

—

UF45

—

I/O Bank

继续

...

Intel

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110

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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产品系列

封装

总数量

F34

—

504

NF40

600

RF40

—

342

GX 1150

NF45

768

SF45

624

UF45

—

480

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GX封装的FPGA I/O资源 (第105页)

Arria 10 器件的I/0 Bank组 (第108页)

指南：Altera LVDS SERDES IP内核实例 (第172页)

5.4.3.2. Arria 10 GT器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 GT

器件系列的器件封装的I/O管脚的总数量。

表 10 GT 900和GT 1150器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

GT 900

SF45

624

GT 1150

SF45

624

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GT封装的FPGA I/O资源 (第106页)

Arria 10 器件的I/0 Bank组 (第108页)

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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•指南：Altera LVDS SERDES IP内核实例 (第172页)

5.4.3.3. Arria 10 SX器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 SX

器件系列的器件封装的I/O管脚的总数量。

表 10 SX 160和SX 220器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

U19

—

196

SX 160

F27

—

240

F29

288

U19

—

196

SX 220

F27

—

240

F29

288

表 10 SX 270和SX 320器件的模块化I/O Bank

产品系列

封装

F27

总数量

—

240

F29

360

SX 270

F34

384

F35

384

F27

—

240

F29

360

SX 320

F34

384

F35

384

I/O Bank

表 10 SX 480器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

F29

—

SX 480

F34

F35

继续

...

Intel

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112

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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产品系列

封装

总数量

F29

—

360

SX 480

F34

492

F35

—

396

表 10 SX 570和SX 660器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

492

F35

—

396

SX 570

NF40

—

588

KF40

696

F34

—

492

F35

—

396

SX 660

NF40

—

588

KF40

696

I/O Bank

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 SX封装的FPGA I/O资源 (第107页)

Arria 10 器件的I/0 Bank组 (第108页)

指南：Altera LVDS SERDES IP内核实例 (第172页)

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5. Arria 10

器件的

I/O

和高速

I/O

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5.4.4. Arria 10器件的I/O纵向移植

图 10产品系列之间的移植能力

•

箭头表示移植路径。包含在每条纵向移植路径中的器件呈阴影。相同路径中有更少资源的器件呈更浅的阴影。

为了在同一移植路径的产品系列中实现完整的I/O移植，可限制I/O和收发器的使用，以最低的I/O和收发器数量相匹配

产品系列。

源器件中的一个LVDS I/O bank可能被映射到目标器件的3 V I/O bank。要使用高于533 MHz的存储器接口时钟频

率，请为外部存储器接口管脚分配在两种器件中都是LVDS I/O的bank。

在同一封装类型的一些产品系列之间可能会有0.15 mm的封装高度差。

一些移植路径没有显示在Quartus Prime软件的Pin Migration View中。

器件系列

产品

型号

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

U19F27F29F34

封装

F35KF40NF40RF40NF45SF45UF45

Arria 10 GX

Arria 10 GT

Arria 10 SX

注意

: 要验证管脚移植能力，请使用Quartus Prime软件Pin Planner的Pin Migration View。

相关链接

•

验证管脚移植兼容性 (第114页)

移植分配到另一个目标器件

提供了关于纵向I/O移植的更多信息。

5.4.4.1. 验证管脚移植兼容性

可使用Quartus Prime软件Pin Planner中的Pin Migration View窗口辅助验证管脚分配是

否成功移植到其他器件中。可在使用同一器件封装时，纵向移植到具有不同密度的器件，或在不同

密度和球数的封装间进行移植。

打开Assignments > Pin Planner并创建管脚分配。

如有需要，可执行下列选项之一，使用设计中的节点名称填充Pin Planner：

—

Analysis & Elaboration（分析&拟订）

Analysis & Synthesis（分析&综合）

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114

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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—

Fully compile the design（完全编译设计）

然后，在菜单上，点击View > Pin Migration View。

选择或更改移植器件：

点击Device打开Device对话框。

Migration compatibility下点选Migration Devices。

右键点击 Pin Migration View窗口中任意位置，并选择Show Columns。

然后，点击要显示的管脚功能。

显示关于该管脚更多的信息：

如果仅查看至少一个移植器件中的管脚与移植结果中相应管脚的不同功能，则打开Show

migration differences。

点击 Pin Finder打开Pin Finder对话框，以查找并突出显示具有特定功能的管脚。

如果仅在Pin Finder对话框中查看因最近查询而突显的管脚，则打开Show only

highlighted pins。

将管脚移植信息导出到Comma-Separated Value文件（.csv），请点击Export。

相关链接

•

Arria 10器件的I/O纵向移植 (第114页)

移植分配到另一个目标器件

提供了关于纵向I/O移植的更多信息。

5.5. Arria 10 器件的体系结构和I/O的一般功能

Arria 10 器件中的I/O单元结构 (第115页)

Arria 10 器件的I/O管脚特性 (第117页)

Arria 10 器件的可编程IOE的特性 (第118页)

Arria 10 器件的片上I/O匹配 (第123页)

Arria 10 器件的外部I/O匹配 (第132页)

5.5.1. Arria 10 器件中的I/O单元结构

在 Arria 10 器件中的I/O单元（IOE）包含双向I/O缓冲器和I/O寄存器，以支持完全嵌入式双

向单倍数据速率（SDR）或双倍数据速率（DDR）的传送。

IOE位于 Arria 10 器件内核架构的I/O列中。

Arria 10 SX器件还具有用于HPS的IOE。

GPIO IOE寄存器由DDR寄存器、半速率寄存器以及输入、输出和输出使能（

）路径的发送器

延迟链组成：

•

可从组合式路径或寄存路径中获取数据。

只有内核时钟为数据提供时钟。

从内核布线的半速率时钟对半速率寄存器提供时钟。

内核的全速率时钟对全速率寄存器提供时钟。

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5.5.1.1. Arria 10 器件的I/O Bank体系结构

在每个I/O bank中，有4个I/O通道，每个通道含有12个I/O管脚。除了I/O通道，每个I/O

bank也包含专用的电路，包括I/O PLL、DPA模块、SERDES、硬核存储控制器和I/O序列器。

图 80.I/O Bank结构

LVDS I/O Buffer Pair

2L3H

LVDS I/O Buffer Pair

I/O Center

SERDES & DPA

I/O CLK

I/O Lane

2K3G

I/O Lane

2J3F

I/O DLL

OCT

2I3E

I/O PLL

2H3D

Hard Memory Controller

and

PHY Sequencer

SERDES & DPA

2G3C

2F3B

LVDS I/O Buffer Pair

I/O Lane

相关链接

指南：VREF资源和VREF管脚 (第169页)

介绍了与I/O通道相关的VREF限制。

5.5.1.2. Arria 10 器件的I/O缓冲器和寄存器

I/O寄存器由用于处理管脚至内核的数据的输入路径、用于处理内核至管脚的数据的输出路径和用

于处理

信号至输出缓冲的输出使能(

)路径组成。这些寄存器实现更快的源同步(source-

synchronous)寄存器到寄存器(register-to-register)的传输和重同步。

输入和输出路径包含下面的模块：

•

输入寄存器 — 支持从外设到内核传输半/全速率数据，并支持从I/O缓冲器中采集双倍或单倍

数据速率的数据。

输出寄存器 — 支持从内核到外设传输半/全速率数据，并支持将双倍或单倍数据速率的数据传

输到I/O缓冲器。

寄存器 — 支持从内核到外设传输半速率或全速率数据，并支持将单速率的数据传输到I/O

缓冲器。

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输入和输出路径也支持下面的功能：

•

图 81.

时钟使能。

异步或同步复位。

输入和输出路径的旁路模式。

输入和输出路径上的延迟链。

Arria 10 器件的IOE结构

该图显示了 Arria 10 FPGA的IOE结构。

Core

OE from Core

Bypass Mode from Core

Write Data from Core

GPIO

Path

Output

Path

Input

Path

IO_OE

Delay Chain

IO_OUT

Delay Chain

IO_IN

Delay Chain

Buffer

Read Data to Core

Bypass Mode to Core

5.5.2. Arria 10 器件的I/O管脚特性

开漏输出 (第117页)

总线保持电路 (第117页)

弱上拉电阻 (第118页)

5.5.2.1. 开漏输出

每个I/O管脚的可选开漏输出相当于一个集电极开路输出。如果它被配置为开漏，那么输出逻辑值

为高阻或者逻辑低电平。

使用一个外部电阻将信号上拉到逻辑高电平。

5.5.2.2. 总线保持电路

每个I/O管脚提供一个仅在配置完成后才有效的可选总线保持功能。当器件进入用户模式时，总线

保持电路采集配置最后出现的在管脚上的值。

总线保持电路使用一个额定阻值(R

)大约为7 kΩ的电阻，将信号电平弱拉至管脚最后驱动的状

态。总线保持电路将保持该管脚的状态直到出现下一个输入信号。由此，当总线处于三态时，您不

需要外部上拉或者下拉电阻来保持信号电平。

对于每个I/O管脚，可以单独地指定总线保持电路将非驱动管脚拉离输入阈值电压 — 因为噪声能够

导致意外的高频切换。为了防止过度驱动信号，总线保持电路驱动的I/O管脚的电压电平低于

CCIO

电平。

如果使能了总线保持功能，那么将不能使用可编程上拉选项。要配置差分信号的I/O管脚，请禁用

总线保持功能。

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5.5.2.3. 弱上拉电阻

每个I/O管脚在用户模式期间都提供了一个可选的可编程上拉电阻。该上拉电阻，通常为25 kΩ，

将I/O微弱地保持到V

CCIO

电平。

Arria 10 器件仅在用户I/O管脚上支持可编程的弱上拉电阻，但在专用配置管脚、专用时钟管脚或

者JTAG管脚上不支持。

如果使能该选项，那么不能使用总线保持功能。

5.5.3. Arria 10 器件的可编程IOE的特性

表 10可编程IOE功能设置和约束名称

性能设置条件

使用R

OCT功能时禁用。

—

Quartus Prime

约束名称

摆率控制

I/O延迟

0 (慢)， 1 (快速)。默认值是

1。

请参考器件手册

SLEW_RATE

INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

AUTO_OPEN_DRAIN_PINS

ENABLE_BUS_HOLD_CIRCUI

TRY

WEAK_PULL_UP_RESISTOR

PROGRAMMABLE_PREEMPHAS

PROGRAMMABLE_VOD

开漏输出

总线保持

On，Off。默认值是Off。

—

使用弱上拉电阻功能时禁用。

弱上拉电阻

预加重

On，Off。默认值是Off。

0 (禁用)，1 (使能)，默认为1。

使用总线保持功能时禁用。

—

差分输出电压0 (低)，1 (中低)，2 (中高)，3

(高)。默认为2。

—

表 10可编程IOE特性I/O缓冲器类型和I/O标准支持

该表列出了支持可编程IOE功能的I/O缓冲器类型和I/O标准。有关每种I/O缓冲器类型可用的I/O标准的更多信息，请参考

相关链接

•

可编程IOE延迟

可编程电流强度 (第119页)

可编程的输出摆率控制 (第121页)

可编程IOE延迟 (第121页)

可编程开漏输出 (第121页)

可编程预加重 (第121页)

可编程差分输出电压 (第122页)

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

列出了LVDS I/O和3 V I/O缓冲支持的I/O标准。

Arria 10 器件的HPS I/O所支持的I/O标准 (第97页)

列出了HPS I/O缓冲器支持的I/O标准。

5.5.3.1. 可编程电流强度

您可以通过修改电流驱动强度来减少远距离传输线路或者传统背板造成的高信号衰减影响。

注意

: 要使用可编程电流强度，必须在Quartus Prime软件中指定电流强度约束。如果没有明确的约束，

Quartus Prime软件就会使用这些预定义的默认值：

•

所有HSTL和SSTL Class I以及所有非电压参考I/O标准 — 50 Ω无校准的R

OCT

所有HSTL和SSTL Class II I/O标准 — 25 Ω无校准的R

OCT

POD12 I/O标准 — 34 Ω无校准的R

OCT

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表 10 器件的可编程电流强度设置

每个 Arria 10 器件I/O管脚上的输出缓冲对于下表列出的I/O标准有一个可编程电流强度控制。

I/O标准I

/ I

电流强度设置(mA)或者DDR3 OCT设置

(Ω)

(默认设置以粗体表示)

在HPS中支持

(仅适用于SoC器件)

(7)

3.0 V LVTTL/3.0 V CMOS

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-135 Class I

SSTL-135 Class II

SSTL-125 Class I

SSTL-125 Class II

SSTL-12 Class I

SSTL-12 Class II

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

SSTL-135 Class I

差分SSTL-135 Class II

差分SSTL-125 Class I

差分SSTL-125 Class II

差分SSTL-12 Class I

差分SSTL-12 Class II

差分POD12

16, 12, 8, 4

12, 10, 8, 6, 4, 2

8, 6, 4, 2

12, 10, 8, 6, 4

16, 12, 10, 8, 6, 4

12, 10, 8, 6, 4

16, 12, 10, 8, 6, 4

16, 12, 8, 4

12, 10, 8, 6, 4, 2

—

12, 10, 8, 6, 4

8, 16

12, 10, 8, 6, 4

8, 16

—

12, 10, 8, 6, 4

—

注意

: Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳电流强度设置。

(7)

HPS的可编程电流强度信息是初步信息。

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5.5.3.2. 可编程的输出摆率控制

每个普通和双功能I/O管脚的输出缓冲中可编程的输出摆率控制可进行如下配置：

•

快速摆率 — 对高性能系统提供高速跳变。

慢速摆率 — 有助于降低系统的噪声和串扰，但会在上升和下降沿上添加微小的延迟。

由于每个I/O管脚包含一个摆率控制，因此您可以逐一对管脚指定摆率。

注意

: Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳摆率设置。

5.5.3.3. 可编程IOE延迟

通过启用可编程IOE延迟来确保零保持时间，最小化建立时间，或者增加时钟到输出

(clock-to-output)时间。这有助于增加读写时序裕量，因为它最小化了总线中信号之间的不确定

性。

每个管脚从管脚到输入(pin-to-input)寄存器都有一个不同的输入延时，或者从

寄存器到输出(register-to-output)管脚都有一个不同的输出延时，来保证进出器件的一组总线中

的信号具有相同的延时。

•

在输出和

路径中，存在50 ps延时和最大800 ps的输出和

延时。

在输入路径中，有两个50 ps增量时和最大3.2 ns的输入延时。

要了解关于可编程IOE延迟规范的详细信息，请参阅器件数据表。

相关链接

可编程IOE延迟

5.5.3.4. 可编程开漏输出

当logic-to-pin处于高电平时，开漏输出对输出提供高阻抗状态。如果logic-to-pin处于低电平，

输出则为低阻抗状态。

可以附加几个开漏输出到线上。这种连接方式与一个逻辑OR功能相似，通常被称为active-low

wired-OR电路。如果至少一个输出处于逻辑0状态(active)，那么电路会吸收电流并将电线带至

低电平。

如果连接多个器件至一个总线，就可以使用开漏输出。例如，可以将开漏输出用于系统级控制信

号，该系统级控制信号可以被任何器件置位或者作为一个中断信号。

可以使用下面的其中一种方法使能开漏输出分配：

•

使用OPNDRN原语设计三态缓冲器。

打开Quartus Prime软件中的Auto Open-Drain Pins选项。

虽然没有使能这一选项分配也可以设计开漏输出，但是也将无法使用I/O缓冲器的开漏输出功能。

I/O缓冲器中的开漏输出功能提供了OE到输出的最佳传播延时。

5.5.3.5. 可编程预加重

设置和驱动器输出阻抗对高速传输信号的输出电流限制进行设置。在高频率时，在下一个沿到

达前，摆率或许不够快达到V

电平，从而产生一个固定模式抖动(pattern-dependent jitter)。

通过预加重，信号变化时，输出电流能迅速提升，从而增大输出摆率。

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预加重提升输出信号高频分量的振幅，从而有助于补偿传输线上的频率相关衰减。与信号反射导致

的过冲不同，由额外电流导致的过冲仅发生在状态发生变化切换期间来增大输出摆率，并且没有振

铃。所需的预加重数量取决于传输线上的高频分量衰减。

图 82.可编程预加重

该图显示了带预加重的LVDS输出。

电压从预加重

中提升

OUT

差分输出电压

(峰–峰)

表 s Prime软件Assignment Editor — 可编程预加重

该表列出了Quartus Prime软件Assignment Editor中可编程预加重的约束名及其可能的值。

域约束

Assignment name

Allowed values

tx_out

可编程预加重

0 (禁用)，1 (使能)，默认为1。

5.5.3.6. 可编程差分输出电压

可编程V

设置使您能够调节输出眼高，以优化走线长度及功耗。较高的V

摆动可提高接收器端

的电压容限，而较小的V

摆动可降低功耗。通过修改Quartus Prime软件Assignment Editor

中的V

设置，能够静态地调节差分信号的V

。

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图 83.差分V

该图显示了差分LVDS输出的V

。

单端波形

Positive Channel (p)

Negative Channel (n)

Ground

差分波形

(diff peak - peak) = 2 x V

(single-ended)

p - n = 0 V

表 s Prime软件的Assignment Editor — 可编程V

该表列出了Quartus Prime软件Assignment Editor中可编程V

的约束名以及可能的值。"0"仅适用于RSDS和mini-

LVDS I/O标准，不适用于LVDS I/O标准。

域约束

Assignment name

Allowed values

tx_out

可编程差分输出电压(V

)

0 (低)，1 (中低)，2 (中高)，3 (高)。默认为2。

5.5.4. Arria 10 器件的片上I/O匹配

串行(R

)和并行(R

) OCT提供了I/O阻抗匹配和匹配性能。OCT维持信号质量，节省电路板空

间，并降低外部组件成本。

Arria 10 器件支持所有FPGA和HPS I/O bank中的OCT。对于3 V和HPS I/O，I/O仅支持不

带校准的OCT。

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图 84.单端匹配(R

和R

)

下图显示了 Arria 10 器件所支持的单端匹配方案。R

和R

动态地进行并行匹配，并且仅在器件接收时被使能。在双向应用

中，R

和R

在器件接收时自动打开，并且在器件驱动时自动关闭。

驱动器件

CCIO

接收器件

CCIO

2 × R

= 50 Ω

REF

2 × R

GND

2 × R

GND

表 53.

方向

Arria 10 器件中支持的OCT方案

OCT方案

LVDS I/O

I/O类型支持

3 V I/O

—

Yes

—

Yes

HPS I/O

—

Yes

—

Yes

输出带校准的R

OCT

无校准的R

OCT

Yes

输入带校准的R

OCT

OCT (仅适用于LVDS I/O标准)

双向动态R

OCT和R

OCT

相关链接

•

Altera OCT IP内核用户指南

Arria 10 器件中不带校准的RS OCT (第124页)

Arria 10 器件中带校准的RS OCT (第126页)

Arria 10 器件中带校准的RT OCT (第128页)

动态OCT (第130页)

差分输入（RD OCT） (第131页)

Arria 10 器件中的OCT校准模块 (第132页)

5.5.4.1. Arria 10 器件中不带校准的R

OCT

Arria 10 器件支持单端和电压参考I/O标准中的R

OCT。不带校准的R

OCT仅支持输出。

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表 54.不带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上未校准OCT的输出匹配设置。

I/O标准器件类型支持未校准的OCT (输出)

(Ω)

3.0 V LVTTL/3.0 V LVCMOS

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

SSTL-135

SSTL-125

SSTL-12

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

GX, SX

全部

25/50

34、40

40, 60, 120, 240

34、40、48、60

34.3, 40, 48, 60, 80

34、40

40, 60, 120, 240

34、40、48、60

继续

...

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I/O标准器件类型支持未校准的OCT (输出)

(Ω)

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

全部

34.3, 40, 48, 60, 80

驱动器阻抗匹配对I/O驱动器提供受控输出阻抗，其高度匹配传输线路阻抗。这样，极大地减少

PCB走线上的信号反射。

如果选择匹配阻抗，就不能选择电流强度。

图 85.不带校准的R

OCT

该图显示了R

作为输出晶体管固有的阻抗。

驱动器

串行匹配

CCIO

接收

器件

= 50 Ω

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.2. Arria 10 器件中带校准的R

OCT

Arria 10 器件在所有LVDS I/O bank中支持带校准R

OCT。

表 55.带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上校准OCT的输出匹配设置。

I/O标准器件类型支持

(Ω)

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

全部

25, 50

校准的OCT (输出)

RZQ

(Ω)

100

继续

...

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I/O标准器件类型支持

(Ω)

校准的OCT (输出)

RZQ

(Ω)

100

240

100

240

100

240

100

240

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

全部

25, 50

34, 40

SSTL-135

SSTL-125

SSTL-12

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

全部

34, 40

40, 60, 120, 240

34, 40, 48, 60

34, 40, 48, 60, 80

25, 50

34, 40

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

全部

34, 40

40, 60, 120, 240

34, 40, 48, 60

34, 40, 48, 60, 80

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OCT校准电路将I/O缓冲器的总阻抗与连接到

RZQ

管脚的外部参考电阻进行比较，并且动态地

使能或者禁用晶体管直到它们匹配。

校准发生在器件配置的最后阶段。当校准电路找到正确的阻抗时，它会掉电并停止更改驱动器的特

性。

图 86.带校准的R

OCT

该图显示了R

作为输出晶体管固有的阻抗。

驱动器

串行匹配

CCIO

接收

器件

= 50 Ω

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.3. Arria 10 器件中带校准的R

OCT

Arria 10 器件支持所有LVDS I/O bank(而不是3 V I/O bank)中带校准的R

OCT。带校准的

OCT仅适用于输入和双向管脚的配置。输出管脚配置不支持带校准的R

OCT。如果使用R

OCT，那么bank上的V

CCIO

必须与使能R

OCT的管脚的I/O标准相匹配。

表 56.带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上校准OCT的输入匹配设置。

I/O标准器件类型支持

(Ω)

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

SSTL-135

SSTL-125

SSTL-12

POD12

全部

30, 40, 60,120

30, 40, 60, 120

60, 120

34, 40, 48, 60, 80, 120, 240

校准的OCT (输入)

RZQ (Ω)

100

240

继续

...

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I/O标准器件类型支持

(Ω)

校准的OCT (输入)

RZQ (Ω)

100

240

100

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

全部

30, 40, 60,120

30, 40, 60, 120

60, 120

34, 40, 48, 60, 80, 120, 240

OCT校准电路将I/O缓冲器的总阻抗与连接到

RZQ

管脚的外部电阻进行比较。该电路动态地使

能或者禁用晶体管直到I/O缓冲器的总阻抗与外部电阻相匹配。

校准产生在器件配置的最后阶段。当校准电路找到正确的阻抗时，它会掉电并停止更改驱动器的特

性。

发送反馈

Intel

Arria

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129

5. Arria 10

器件的

I/O

和高速

I/O

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图 87.带校准的R

OCT

发送器接收器

CCIO

2 × R

= 50 Ω

REF

2 × R

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.4. 动态OCT

根据数据方向对信号完整性进行优化，动态OCT对于匹配高性能双向路径是非常有用的。动态

OCT也有助于节省功耗，因为器件匹配是仅在输入操作期间开启的内部 — 匹配，从而使用更少的

静态功耗。

注意

: 如果将HSUL-12、SSTL-12、SSTL-15、SSTL-135以及SSTL-125 I/O标准和DDR3存储器接

口一起使用， Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了

外部匹配电阻使用的数量。

基于双向I/O的动态OCT

使能或禁用动态R

OCT或者R

OCT是基于双向I/O用作接收器或是驱动器而定的。

动态OCT双向I/O

作为接收器使用

作为驱动器使用

状态

使能

禁用

使能

表 57.

动态R

OCT

动态R

OCT作为接收器使用

作为驱动器使用

Intel

Arria

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130

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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图 10 器件中的动态R

OCT

CCIO

发送器

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

FPGA OCT

CCIO

接收器

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

FPGA OCT

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

CCIO

接收器

100 Ω

GND

FPGA OCT

CCIO

50 Ω

发送器

100 Ω

GND

FPGA OCT

50 Ω

5.5.4.5. 差分输入（R

OCT）

Arria 10 器件中的所有I/O管脚和专用时钟输入管脚都支持片上差分匹配，R

OCT。 Arria 10

器件在每个差分接收通道上均提供一个100 Ω片上差分匹配选项以用于LVDS标准。

您可以在Quartus Prime软件的Assignment Editor中使能片上匹配。

图 89.片上差分I/O匹配

LVDS

发送器

= 50 Ω

片上100 Ω匹配

的差分接收器

发送反馈

Intel

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131

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器件的

I/O

和高速

I/O

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表 s Prime软件的Assignment Editor — 片上差分匹配

该表列出 Quartus Prime 软件Assignment Editor中片上差分匹配的约束名称。

域约束

Assignment name

Value

rx_in

Input Termination

Differential

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.6. Arria 10 器件中的OCT校准模块

可使用相同I/O列中的任何I/O bank的OCT校准模块校准OCT。包含OCT校准模块的I/O

bank必须具有与I/O bank的OCT相同的V

CCIO

。

如果I/O标准使用相同的V

CCIO

电源电压，则可将同一I/O bank中的RS

和R

OCT用于不同的

I/O标准。您不能对同一I/O缓冲器进行R

OCT和可编程电流强度配置。

OCT校准处理使用给定I/O bank中每个校准模块的可用

RZQ

管脚进行串行和并行校准匹配：

•

RZQ管脚中每个OCT校准模块含有一个相关联的

240 Ω

外部基准电阻。

通过外部100 Ω或

240 Ω

电阻器（取决于R

或R

OCT值）将RZQ管脚连接到

GND。

RZQ

管脚与其所在的I/O bank共享相同V

CCIO

电源电压。

如果您不使用校准电路，则RZQ管脚为两用I/O管脚，并用作通用I/O管脚。

除专用配置管脚以外， Arria 10 器件支持所有LVDS I/O管脚上的已校准R

和已校准R

OCT。

相关链接

•

Altera OCT IP内核用户指南

Arria 10 器件的片上I/O匹配 (第123页)

5.5.5. Arria 10 器件的外部I/O匹配

表 59.不同I/O标准的外部匹配方案

I/O标准

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

单端SSTL I/O标准匹配

不要求外部匹配

外部匹配方案

继续

...

Intel

Arria

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发送反馈

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器件的

I/O

和高速

I/O

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I/O标准

SSTL-15

(8)

SSTL-135

(8)

SSTL-125

(8)

SSTL-12

(8)

POD12

差分SSTL-18 Class I

差分SSTL-18 Class II

外部匹配方案

不要求外部匹配

单端POD I/O标准匹配

差分SSTL I/O标准匹配

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

(8)

差分SSTL-135

(8)

差分SSTL-125

(8)

差分SSTL-12

(8)

差分POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分HSTL I/O标准匹配

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

LVDS

RSDS

Mini-LVDS

LVPECL

不要求外部匹配

LVDS I/O标准匹配

RSDS/mini-LVDS I/O标准匹配

差分LVPECL I/O标准匹配

不要求外部匹配

单端HSTL I/O标准匹配

差分POD I/O标准匹配

不要求外部匹配

注意

(8)

Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳匹配方案。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使用的数

量。

发送反馈

Intel

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器件的

I/O

和高速

I/O

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5.5.5.1. 单端I/O匹配

基准电压I/O标准需要一个输入V

REF

以及一个匹配电压（V

）。接收器件的基准电压追踪发送器

件的匹配电压。

所支持的I/O标准，例如SSTL-12、SSTL-125、SSTL-135和SSTL-15，通常不需要外部电路

板匹配。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使

用的数量。

注意

图 90.

不能同时使用R

和R

OCT。请参阅相关信息了解更多信息。

SSTL I/O标准匹配

该图显示 Arria 10 器件上SSTL I/O匹配的详细内容。

匹配SSTL Class I

50 Ω

REF

25 Ω

50 Ω

REF

50 Ω

SSTL Class II

25 Ω

外部

板级

匹配

Transmitter

Series OCT 50 Ω

50 Ω

OCT发送

50 Ω

REF

ReceiverTransmitter

Series OCT 25 Ω

50 Ω

REF

50 Ω

Receiver

Transmitter

25 Ω

OCT接收

50 Ω

REF

100 Ω

Transmitter

Series

OCT 50 Ω

双向管脚

中的OCT

GND

FPGA

REF

100 Ω

50 Ω

100 Ω

REF

GND

100 Ω

Receiver

FPGA

Parallel OCT

Transmitter

50 Ω

25 Ω

REF

100 Ω

Receiver

FPGA

Parallel OCT

ReceiverTransmitter

GND

REF

100 Ω

50 Ω

Receiver

100 Ω

Series

OCT 25 Ω

100 Ω

Series

OCT 50 Ω

FPGA

100 Ω

GND

FPGA

REF

GND

100 Ω

Series

OCT 25 Ω

FPGA

Intel

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发送反馈

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I/O

和高速

I/O

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图 I/O标准匹配

该图显示 Arria 10 器件上HSTL I/O匹配的详细内容。

发送反馈

匹配HSTL Class IHSTL Class II

50 Ω

外部

50 Ω50 Ω

板级

匹配

REF

TransmitterReceiverTransmitterReceiver

Series OCT 50 Ω

Series OCT 25 Ω

50 Ω

OCT发送

50 Ω50 Ω

REF

TransmitterReceiverTransmitterReceiver

FPGA

Parallel OCT

100 Ω

50 Ω

Parallel OCT

100 Ω

OCT接收

50 Ω50 Ω

REF

100 Ω100 Ω

Transmitter

GND

ReceiverTransmitter

GND

Receiver

VVV

Series

OCT 50 Ω

REF

Series

100 Ω100 Ω

REF

OCT 25 Ω

100 Ω

50 Ω50 Ω

双向管脚

中的OCT

100 Ω100 Ω100 Ω100 Ω

GND

Series

REF

OCT 50 Ω

GND

Series

REF

OCT 25 Ω

FPGAFPGAFPGAFPGA

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器件的

I/O

和高速

I/O

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图 I/O标准匹配

该图显示 Arria 10 器件上POD I/O匹配的详细内容。

匹配

Transmitter

POD

CCIO

Receiver

外部

板级

匹配

40 Ω

50 Ω

VREF

CCIO

Transmitter

OCT发送

Series OCT, RS

50 Ω

VREF

40 Ω

Receiver

CCIO

Transmitter

OCT接收

50 Ω

VREF

Receiver

40 Ω

Parallel OCT RT

FPGA

CCIO

双向管脚

中的OCT

Series

OCT RS

Parallel

OCT, RT

50 Ω

VREF

Series OCT RS

CCIO

40 Ω

相关链接

动态OCT (第130页)

5.5.5.2. Arria 10 器件的差分I/O匹配

I/O管脚成对排列以支持差分标准。每个I/O管脚对可支持差分输入和输出缓冲。

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I/O

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I/O

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支持的I/O标准，例如Differential SSTL-12、Differential SSTL-15、Differential SSTL-125

和Differential SSTL-135，通常不需要外部电路板匹配。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使

用的数量。

相关链接

•

差分HSTL、SSTL、HSUL和POD匹配 (第137页)

LVDS、RSDS和Mini-LVDS匹配 (第139页)

LVPECL匹配 (第139页)

5.5.5.2.1. 差分HSTL、SSTL、HSUL和POD匹配

差分HSTL、SSTL、HSUL和POD输入使用LVDS差分输入缓冲。不过R

支持仅在I/O标准是

LVDS时可用。

差分HSTL、SSTL、HSUL和POD输入不是真差分输出。这些I/O标准使用两个单端输出，其中

第二个输出编程为反转输出。

图 93.差分SSTL I/O标准匹配

该图显示了 Arria 10 器件上差分SSTL I/O标准匹配的详细内容。

匹配差分SSTL Class I

50 Ω

外部

板级

匹配

25 Ω

50 Ω

25 Ω

50 Ω50 Ω

50 Ω

差分SSTL Class II

50 Ω

25 Ω

50 Ω

Transmitter

Series OCT 50 Ω

100 Ω

= 50 Ω

OCT

100 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

GND

ReceiverTransmitter

50 Ω

= 50 Ω

Receiver

Series OCT 25 Ω

100 Ω

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

Transmitter

GND

Receiver

发送反馈

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图 94.差分HSTL I/O标准匹配

该图显示了 Arria 10 器件上差分HSTL I/O标准匹配的详细内容。

匹配差分HSTL Class I

50 Ω

外部

板级

匹配

50 Ω50 Ω

50 Ω

差分HSTL Class II

50 Ω

Transmitter

100 Ω

= 50 Ω

OCT

100 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

GND

ReceiverTransmitter

50 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

= 50 Ω

100 Ω

GND

100 Ω

Receiver

Series OCT 50 Ω Series OCT 25 Ω

图 95.差分POD I/O标准匹配

该图显示了 Arria 10 器件上差分POD I/O标准匹配的详细内容。

匹配

差分POD

CCIO

40 Ω

50 Ω

40 Ω

外部

板级

匹配

50 Ω

TransmitterReceiver

Series OCT R

CCIO

Parallel OCT, R

= 50 Ω

OCT

= 50 Ω

CCIO

TransmitterReceiver

相关链接

Arria 10 器件的差分I/O匹配 (第136页)

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5.5.5.2.2. LVDS、RSDS和Mini-LVDS匹配

所有I/O bank都具有支持真LVDS、RSDS和mini-LVDS I/O标准的专用电路，通过使用真

LVDS输出缓冲器而非电阻器网络。

图 I/O标准匹配

该图显示LVDS I/O标准匹配。片上差分电阻在所有I/O bank中可用。

匹配

Differential Outputs

LVDS

Differential Inputs

外部

板级

匹配

50 Ω

100 Ω

50 Ω

Differential OutputsDifferential Inputs

OCT

OCT接收器

(真LVDS输出)

50 Ω

100 Ω

50 Ω

Receiver

相关链接

•

差分I/O标准规范

国家半导体公司 ()

要了解关于RSDS I/O标准的详细信息，请参考国家半导体公司网页上的 RSDS

规范

部

分。

Arria 10 器件的差分I/O匹配 (第136页)•

5.5.5.2.3. LVPECL匹配

Arria 10 器件仅在输入时钟管脚中支持LVPECL I/O标准：

•

使用LVDS输入缓冲器支持LVPECL输入操作。

不支持LVPECL输出操作。

如果输出缓冲器的LVPECL 共模电压与LVPECL输入共模电压不匹配，就使用交流(AC)耦合。

注意

: Intel建议使用IBIS模式来验证LVPECL AC/DC耦合匹配。

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和高速

I/O

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图交流耦合匹配

LVPECL

输出缓冲

LVPECL

输入缓冲

0.1 µF

= 50 Ω

0.1 µF

= 50 Ω

ICM

50 Ω

如果LVPECL输出共模电压在 Arria 10 LVPECL输入缓冲器规格范围之内，那么直流(DC)耦合

LVPECL可用。

图直流耦合匹配

LVPECL

输出缓冲

LVPECL

输入缓冲

= 50 Ω

100 Ω

= 50 Ω

有关V

ICM

规范的信息，请参考器件数据表。

相关链接

•

差分I/O标准规范

Arria 10 器件的差分I/O匹配 (第136页)

5.6. Arria 10 器件的高速源同步SERDES和DPA

Arria 10 器件中的高速差分I/O接口和DPA功能对单端I/O提供优势，并在实现总体系统带宽中

发挥了作用。 Arria 10 器件支持LVDS、mini-LVDS和RSDS差分I/O标准。

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图 99.高速差分I/O支持的I/O Bank

下图显示了 Arria 10 器件中高速差分I/O支持的I/O bank。

LVDS I/Os

I/Os with Dedicated

SERDES Circuitry

LVDS Interface

with 'Use External PLL'

Option Enabled

相关链接

•

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

提供了关于所支持的差分I/O标准的信息。

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GX封装的FPGA I/O资源 (第105页)

提供了LVDS通道数。

Arria 10 GT封装的FPGA I/O资源 (第106页)

提供了LVDS通道数。

Arria 10 SX封装的FPGA I/O资源 (第107页)

提供了LVDS通道数。

Altera LVDS SERDES IP内核用户指南

LVDS Interface

with 'Use External PLL'

Option Disabled

5.6.1. SERDES电路

Arria 10器件的每个LVDS I/O通道含有内置串化器/解串器(SERDES)电路，支持高速LVDS接

口。通过对SERDES电路进行配置可以支持源同步通信协议，如RapidIO

、XSBI、串行外设接

口(SPI)以及异步协议。

发送反馈

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图 100.

SERDES

该图显示了发送器和接收器数据路径的连接信号的LVDS SERDES电路的发送器和接收器的结构图。它显示了发送器和接收器

之间一个共享的PLL。如果发送器和接收器没有共享同一个PLL，则需要两个I/O PLL。在单数据速率(SDR)和双数据速率

(DDR)模式中，数据位宽分别为1和2位。

Serializer

tx_in

位

最大

数据宽度

DIN

DOUT

IOE

IOE supports SDR, DDR, or non-registered datapath

–

LVDS Transmitter

tx_out

tx_coreclock

(load_enable, fast_clock, tx_coreclock)

IOE supports SDR, DDR, or non-registered datapath

rx_out

IOE

Bit Slip

DOUT

DIN

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

FPGA

Fabric

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock)

Clock Mux

DPA

时钟域

LVDS

时钟域

(load_enable,

fast_clock, rx_coreclock)

fast_clock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock / tx_inclock

Altera LVDS SERDES发送器和接收器需要来自I/O PLL的多种时钟和加载使能信号。Quartus

Prime软件会自动配置PLL设置，并根据输入参考时钟和所选择的数据速率生成多种时钟和加载使

能信号。

注意

: 要了解 Arria 10 器件所支持的最高数据速率的更多信息，请参考器件概述。

相关链接

•

Arria 10器件概述，特性汇总

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.2. Arria 10 器件中支持的SERDES I/O标准

这些表格列出了SERDES接收器的发送器以及相应的Quartus Prime软件约束值支持的I/O标

准。SERDES接收器和发送器也支持所有差分HSTL、差分HSUL和差分SSTL I/O标准。

表接收器I/O标准支持

I/O标准

真LVDS

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

Quartus Prime软件的约束(Assignment)值

LVDS

Differential 1.2-V HSTL Class I

Differential 1.2-V HSTL Class II

Differential 1.2-V HSUL

继续

...

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I/O标准

差分SSTL-12

差分SSTL-125

差分SSTL-135

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分SSTL-15

差分SSTL-15 Class I

差分SSTL-15 Class II

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分POD12

Quartus Prime软件的约束(Assignment)值

Differential 1.2-V SSTL

Differential 1.25-V SSTL

Differential 1.35-V SSTL

Differential 1.5-V HSTL Class I

Differential 1.5-V HSTL Class II

Differential 1.5-V SSTL

Differential 1.5-V SSTL Class I

Differential 1.5-V SSTL Class II

Differential 1.8-V HSTL Class I

Differential 1.8-V HSTL Class II

Differential 1.8-V SSTL Class I

Differential 1.8-V SSTL Class II

Differential 1.2-V POD

表发送器I/O标准支持

I/O 标准Quartus Prime软件的约束(Assignment)值

真LVDS

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

差分SSTL-12

差分SSTL-125

差分SSTL-135

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分SSTL-15

差分SSTL-15 Class I

差分SSTL-15 Class II

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分POD12

mini-LVDS

RSDS

LVDS

Differential 1.2-V HSTL Class I

Differential 1.2-V HSTL Class II

Differential 1.2-V HSUL

Differential 1.2-V SSTL

Differential 1.25-V SSTL

Differential 1.35-V SSTL

Differential 1.5-V HSTL Class I

Differential 1.5-V HSTL Class II

Differential 1.5-V SSTL

Differential 1.5-V SSTL Class I

Differential 1.5-V SSTL Class II

Differential 1.8-V HSTL Class I

Differential 1.8-V HSTL Class II

Differential 1.8-V SSTL Class I

Differential 1.8-V SSTL Class II

Differential 1.2-V POD

mini-LVDS

RSDS

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I/O

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5.6.3. Arria 10 器件的差分发送器

Arria 10 发送器包含专用的电路来支持高速差分信号。差分发送器缓冲支持以下功能：

•

表 62.

LVDS信号可驱动LVDS、mini-LVDS和RSDS信号

可编程V

和可编程预加重

差分发送器的专用电路和功能

专用电路/功能说明

支持LVDS、mini-LVDS和RSDS

高达10位宽的串行器

同步加载和移位寄存器

静态

提升输出电流

差分I/O缓冲器

SERDES

锁相环(PLL)

可编程V

可编程预加重

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.3.1. Arria 10 器件的发送器模块

专用电路由真差分缓冲器、串化器，以及在发送器与接收器之间可共享的I/O PLL所组成。串化器

从FPGA逻辑中获取高达10位宽的并行数据，然后将此数据同步到加载寄存器，在发送此数据到

差分缓冲器之前，使用由I/O PLL同步的移位寄存器将其串化。并行数据的MSB首先被发送。

注意

图 101.

要驱动LVDS通道，必须使用整数分频PLL模式中的PLL。

LVDS发送器

该图显示了发送器的结构图。在SDR和DDR模式中，数据位宽分别为1和2位。

FPGA

Fabric

10 bits

maximum

data width

Serializer

DIN

DOUT

IOE

IOE supports SDR, DDR, or non-registered datapath

tx_in

tx_coreclock

–

LVDS Transmitter

tx_out

(LVDS_LOAD_EN, diffioclk, tx_coreclock)

tx_inclock

LVDS时钟域

I/O PLL

5.6.3.2. DDR和SDR的串化器旁路操作

I/O单元(IOE)包含可在DDR或SDR模式中操作的两个数据输出寄存器。

可以旁路串化器，来支持DDR (x2)和SDR (x1)的操作，分别实现串化因子2和1。解串器旁路通

过Altera GPIO IP内核受到支持。

Intel

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器件的

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图 102.串化器旁路

下图显示了串化器的旁路路径。在DDR模式中，

tx_inclock

对IOE寄存器提供时钟。在SDR模式中，数据直接通过

IOE。在SDR和DDR模式中，IOE的数据位宽分别为1和2位。

FPGA

Fabric

tx_in

tx_coreclock

Serializer

DINDOUT

IOEIOE supports SDR, DDR, or non-registered datapath

tx_out

LVDS Transmitter

(load_enable, fast_clock, tx_coreclock)

注释：禁用的模块和信号显示为灰色

I/O PLL

5.6.4. Arria 10 器件中的差分接收器

此接收器具有一个差分缓冲和I/O PLL，可在发送器与接收器之间共享、一个DPA模块、一个同步

器、一个数据重对齐模块和一个解串器。差分缓冲器可接收LVDS、mini-LVDS和RSDS信号电

平。您可以在Quartus Prime软件的Assignment Editor中静态地将接收器管脚的I/O标准设置

成LVDS、SLVS、mini-LVDS或者RSDS。

注意

表 63.

要驱动LVDS通道，必须使用整数分频PLL模式中的PLL。

差分接收器的专用电路和特性

专用电路/特性说明

支持LVDS、mini-LVDS和RSDS

高达10位宽的解串器

生成不同相位的时钟用于数据同步器

位延迟插入到串行数据

选择最接近串行数据相位的相位

对数据与接收器的输入参考时钟之间的相位差异进行补偿

手动

在LVDS I/O标准中100 Ω

差分I/O 缓冲器

SERDES

锁相环(PLL)

数据重新对齐(Bit slip)

DPA

同步器(FIFO缓冲器)

偏移调整

片上匹配(OCT)

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1. Arria 10 器件的接收器模块

Arria 10 差分接收器具有以下几个硬件模块：

•

DPA模块

同步器

数据重对齐模块(bit slip)

解串器

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图 103.接收器结构图

该图显示了接收器的硬件结构。在SDR和DDR模式中，来自IOE的数据宽度分别是1和2位。解串器包括移位寄存器和并行

加载寄存器，最多发送10位到内部逻辑。

10 bits

maximum

data width

rx_out

IOE supports SDR, DDR, or non-registered datapath

LVDS Receiver

DPA Circuitry

Retimed

Data

DPA Clock

DIN

IOE

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

–

rx_in

Synchronizer

DOUT

DIN

FPGA

Fabric

(LOAD_EN,

diffioclk)

diffioclk

Clock Mux

rx_divfwdclk

rx_outclock

(DPA_LOAD_EN,

DPA_diffioclk, rx_divfwdclk)

(LVDS_LOAD_EN,

LVDS_diffioclk, rx_outclock)

DPA时钟域

LVDS时钟域

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

5.6.4.1.1. DPA块

DPA块接收来自差分输入缓冲器的高速串行数据，并从I/O PLL生成的8个相位中选择其一对数据

进行采样。DPA选择最靠近串行数据相位的相位。接收数据与所选相位之间的最大相位偏移为1/8

单位间隔（UI）

(9)

，也是DPA的最大量化误差。时钟的8个相位被平均分配，提供45°分辨率。

图时钟相位到串行数据时序的关系

该图显示了DPA时钟和输入串行数据之间可能的相位关系。

rx_in

0°

45°

90°

135°

180°

225°

270°

315°

D0D1D2D3D4Dn

0.125T

vco

VCO

= PLL串行时钟周期

DPA块持续监控输入串行数据的相位，并在需要的情况下选择新的相位。通过置位可选的

rx_dpa_hold

端口，可以防止DPA选择新的时钟相位，此方法适用于所有通道。

(9)

单位间隔是以串行数据速率（快速时钟）运行的时钟的周期。

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DPA电路不需要固定的训练码型以锁定到8个相位中的最佳相位。复位或上电后，DPA电路需要已

接收数据上的跳变以锁定到最佳相位。可选的输出端口

rx_dpa_locked

可用于标示上电或者复

位后初始DPA锁定条件已到达最佳相位。使用数据检查器，例如：循环冗余校验（CRC）或对角交

叉存取奇偶校验（DIP-4）验证数据。

独立复位端口

rx_dpa_reset

可用于复位DPA电路。复位后必须重新训练DPA电路。

注意

: Non-DPA模式下DPA块被旁路。

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1.2. 同步器

同步器是1位宽和6位深FIFO缓冲器，用于对DAP块选择的最佳时钟

dpa_fast_clock

与

I/O PLL生成的

fast_clock

之间的相位差进行补偿。同步器仅补偿相位差，不能对数据与接收

器的输入参考时钟之间的频率差异进行补偿。

可选端口

rx_fifo_reset

可用于内部逻辑复位同步器。当DPA首次锁定到输入数据时，同步器

被自动复位。当数据检查器标示已接收数据损坏时，Intel建议使用

rx_fifo_reset

复位同步

器。

注意

: 同步器电路在non-DPA和soft-CDR模式下被旁路。

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1.3. 数据重对齐模块(Bit Slip)

在发送数据中的偏移连同由链路添加的偏移一起会导致所接收串行数据流通道至通道的偏移。如果

使能DPA模块，那么接收数据被每个通道中的不同时钟相位所采样。这种差异可能会导致接收数据

在通道之间未被对齐。为了对该通道到通道的偏移进行补偿，并且在每个通道上建立正确的接收字

边界，每个接收通道有一个专用的数据重对齐电路通过将延迟位插入到串行流来重新对齐数据。

可选端口

rx_bitslip_ctrl

可以独立地通过内部逻辑控制每个接收器的位元插入。数据会在

rx_bitslip_ctrl

的上升沿滑一个位。对

rx_bitslip_ctrl

信号的要求包括以下几项：

•

最小脉冲宽度是逻辑阵列中并行时钟的一个周期。

脉冲之间的最小低电平时间是并行时钟的一个周期。

该信号是一个边沿触发信号。

有效数据在

rx_bitslip_ctrl

的上升沿之后的并行时钟的四个周期后可用。

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图 105.数据重对齐时序

该图显示了一个bit slip脉冲(解串因子设为4)之后的接收器输出(

rx_out

)。

rx_inclock

rx_in

rx_coreclock

rx_bitslip_ctrl

rx_out3210321x32x13x21xx210321

32103210

数据重对齐电路有一个位滑翻转值设置成解串因子。每个通道都有一个可选的状态端口

rx_bitslip_max

送到FPGA逻辑，来指示预设翻转点到达的时间。

图 106.接收器数据重对齐翻转

该图显示了翻转出现前的一个4位周期的预设值。

rx_bitslip_max

信号脉冲一个

rx_coreclock

周期来表明已经出现翻

转。

rx_inclock

rx_bitslip_ctrl

rx_coreclock

rx_bitslip_max

5.6.4.1.4. 解串器

通过使用Quartus Prime软件，您可以将解串因子静态地设置成x3、x4、x5、x6、x7、x8、x9

或者x10。

IOE包含两个可在DDR或者SDR模式中运行的数据输入寄存器。可以旁路解串器以支持DDR

(x2)和SDR (x1)的操作。这个解串器旁路通过Altera GPIO IP内核受到支持。

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图 107.解串器旁路

该图显示了解串器的旁路路径。

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

(load_enable,

fast_clock, rx_coreclock)

8 Serial LVDS

Clock Phases

I/O PLL

当旁路解串器时，不可使用DPA和数据重对齐电路。

注释：禁用的模块和信号显示为灰色

5.6.4.2. Arria 10 器件中的接收器模式

Arria 10 器件支持如下接收器模式：

•

Non-DPA模式

DPA模式

Soft-CDR模式

注意

: 如果使用DPA模式，则请按照建议的初始化和复位流程。建议的流程确保DPA电路可从PLL中检

测到最佳相位抽头以采集接收器上的数据。

相关链接

建议的初始化和复位流程

提供了初始化和复位LVDS SERDES IP内核所建议的步骤。

5.6.4.2.1. Non-DPA模式

non-DPA模式禁用DPA和同步器模块。输入串行数据被I/O PLL产生的串行

fast_clock

时钟

的上升沿上所寄存。

通过使用Quartus Prime参数编辑器来选择rising edge选项。由I/O PLL生成的

fast_clock

时钟对数据重对齐和解串器模块提供时钟。

发送反馈

FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

Intel

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图 -DPA模式的接收器数据通路

该图显示了non-DPA数据通路的结构图。在SDR和DDR模式中，来自IOE的数据宽度分别是1和2位。

位

最大

数据宽度

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock, rx_coreclock)

LVDS时钟域

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

注释：禁用的模块和信号显示为灰色

5.6.4.2.2. DPA模式

DPA模块从8个由I/O PLL发送的快速时钟中选择最佳时钟(

dpa_fast_clock

)。该串行

dpa_fast_clock

时钟用于写入串行数据到同步器。串行

fast_clock

时钟用于从同步器中读

取串行数据。在数据重对齐和解串器模块中使用同一个

fast_clock

时钟。

图模式中的接收器数据通路

该图显示了DPA模式的数据通路。图中显示所有接收器硬核模块是有效的。在SDR和DDR模式下，来自IOE的数据宽度分别

是1和2位。

位

最大

数据宽度

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock, rx_coreclock)

DPA

时钟域

LVDS

时钟域

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

注释：禁用的模块和信号显示为灰色

注意

: 在DPA模式中，必须将LVDS实例的所有接收器通道布局在一个I/O bank。因为每个I/O bank

最多含有24对LVDS I/O缓冲对，每个LVDS实例最多可以支持24个DPA通道。

Intel

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150

FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

发送反馈

5. Arria 10

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I/O

和高速

I/O

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相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的接收器模块 (第145页)

列出并说明了接收器硬件的模块。

5.6.4.2.3. Soft-CDR模式

图 110.

注意

发送反馈

Arria 10 LVDS通道提供soft-CDR模式以支持GbE和SGMII协议。接收器PLL使用本地时钟源

作为参考。

Soft-CDR模式中的接收器数据通路

该图显示了soft-CDR模式的数据通路。在SDR和DDR模式下，来自IOE的数据宽度分别是1和2位。

IOE supports SDR, DDR, or non-registered datapath

10 bits

maximum

rx_out

IOE

LVDS Receiver

data width

DeserializerBit Slip

–

rx_in

Synchronizer

DPA Circuitry

FPGA

DOUT

DIN

DOUT

DIN

Retimed

DOUT

DIN

Data

DIN

Fabric

fast_clock

DPA Clock

(load_enable,

fast_clock)

rx_divfwdclk

Clock Mux

rx_coreclock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

(load_enable,

fast_clock, rx_coreclock)

8 Serial LVDS

DPA

LVDS

时钟域

I/O PLL

Clock Phases

rx_inclock

注释：禁用的模块和信号显示为灰色

在soft-CDR模式中，同步器模块没有被启用。DPA电路选择最佳的DPA时钟相位来对数据进行采

样。该时钟被用于bit-slip操作和解串化。DPA模块也将所选择的DPA时钟(由解串因子分频，称

为

rx_divfwdclk

)连同解串的数据一起转送到FPGA逻辑。该时钟信号被放置到外围时钟

(PCLK)网络上。

如果使用soft-CDR模式，那么在训练DPA后，请不要置位

rx_dpa_reset

端口。DPA将持续

从PLL中选择新的相位抽头，以跟踪参考时钟与输入数据之间的百万分率(PPM)差异。

在 Arria 10 器件系列中，您可以在soft-CDR模式中使用每一个LVDS通道，并使用PCLK网络

驱动FPGA架构。在soft-CDR模式中，

rx_dpa_locked

信号无效，因为DPA持续改变其相位

以跟踪上游发送器与本地接收器输入参考时钟之间的PPM差异。不过，可以使用

rx_dpa_locked

信号来确定初始DPA锁定条件表明DPA已经选到最佳抽头来采集数据。在

soft-CDR模式下操作时，预计会置低

rx_dpa_locked

信号。并行时钟，

rx_coreclock

，由

I/O PLL生成，也被转送到FPGA逻辑。

在soft-CDR模式中，必须将LVDS实例的所有接收器通道布局在一个I/O bank。因为每个I/O

bank最多含有12个PCLK资源，每个LVDS实例最多可以支持12个soft-CDR通道。

相关链接

•指南：Soft-CDR模式的LVDS SERDES管脚对 (第172页)

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151

5. Arria 10

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•外设时钟网络 (第74页)

提供了关于PCLK网络的详细信息。

5.6.5. Arria 10 器件的PLL和时钟

要生成并行时钟(

rx_coreclock

和

tx_coreclock

)和高速时钟(

fast_clock

)， Arria 10

器件在高速差分I/O接收器和发送器通道中提供I/O PLL。

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

时钟差分发送器 (第152页)

时钟差分接收器 (第153页)

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

指南：通过使用PLL的高速时钟仅对LVDS SERDES 提供时钟 (第154页)

指南：差分通道的管脚布局 (第154页)

External PLL模式的LVDS接口 (第157页)

指南：支持I/O PLL参考时钟输入管脚的I/O标准 (第170页)

5.6.5.1. 时钟差分发送器

I/O PLL生成加载使能(

load_enable

)信号以及

fast_clock

信号(时钟运行在串行数据速

率)，对加载和移位寄存器提供时钟。通过使用Quartus Prime软件，您可以将串化因子静态地设

置成x3、x4、x5、x6、x7、x8、x9或者x10。加载使能信号源自串化因子的设置。

您可以配置任意的 Arria 10 发送器数据通道来生成源同步发送器输出时钟。这种灵活性允许将时钟

输出布局在数据输出附近，从而简化板级布线复杂度并降低时钟到数据偏移。

不同的应用经常会需要指定的时钟到数据(clock-to-data)对齐或者指定的数据速率到时钟速率

(data-rate-to-clock-rate)因子。您可以在Quartus Prime参数编辑器中静态地指定这些设置：

•

发送器能够输出与数据具有相同速率的时钟信号 — 等同每种速度等级器件支持的最大输出时钟

频率。

输出时钟也能够被因子1、2、4、6、8或者10整除，这取决于串化因子。

与数据相关的时钟相位可被设置为0°或者180°(边沿或者中间对齐)。I/O PLL对45°递增的

其它相移提供额外的支持。

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图 111.时钟输出模式中的发送器

该图显示了时钟输出模式中的发送器。在时钟输出模式中，可以将 LVDS通道用作时钟输出通道。

发送器电路

Series

Parallel

FPGA

Fabric

Txclkout+

Txclkout–

I/O

PLL

fast_clock

load_enable

相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.2. 时钟差分接收器

I/O PLL接收外部时钟输入，并生成同一时钟的不同相位。DPA块自动从I/O PLL中选择一个时

钟，并将每个通道上的输入数据对齐。

同步器电路是一个1位宽乘6位深的FIFO缓冲器，它对DPA块与数据重对齐块之间的相位差进行

补偿。如有需要，则用户控制的数据重对齐电路在串行位流中插入单个位延迟，将字对齐到边界。

解串器包括移位寄存器和并行加载寄存器，并最多发送10位到内部逻辑。

连接到发送器和接收器LVDS通道的物理介质可能会导致串行数据与源同步时钟之间的偏斜。每个

LVDS通道与时钟之间的瞬间偏斜也因为通过接收器所观察到数据和时钟信号上的抖动情况而异。

三种不同的模式 — non-DPA、DPA和soft-CDR — 提供了不同选项以克服源同步时钟（non-

DPA，DPA）/参考时钟（soft-CDR）与串行数据之间的偏斜。

Non-DPA模式支持静态选择源同步时钟与已接收串行数据之间的最佳相位以对偏斜进行补偿。DPA

模式中，DPA电路自动选择最佳相位，以补偿源同步时钟和接收串行数据之间的偏斜。Soft-CDR

模式对芯片到芯片的同步和异步应用程序，以及SGMII协议的短距离板级到板级应用程序提供机

会。

注意

: 仅non-DPA模式需要手动偏斜调整。

相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的PLL和时钟 (第152页)

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5.6.5.2.1. 指南：跨越多个I/O Bank的时钟DPA接口

使用超过24个通道的DPA接口跨越多个I/O bank。Intel建议使用专用的

refclk

管脚来驱动

DPA接口中每个I/O bank的I/O PLL。按照这一建议来实现器件表中所列的最大DPA LVDS规

范。

相关链接

高速I/O规范

5.6.5.2.2. 指南：DPA或Non-DPA接收器的I/O PLL参考时钟源

DPA或non-DPA LVDS接收器的I/O PLL的参考时钟必须来自I/O bank内的专用参考时钟管

脚。

注意

: 这一要求不适用于LVDS发送器。

5.6.5.3. 指南：将整数分频PLL模式中的PLL用于LVDS

每个I/O bank有其自身的PLL (I/O PLL)来驱动LVDS通道。这些I/O PLL仅在整数模式下运

行。

相关链接

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.4. 指南：通过使用PLL的高速时钟仅对LVDS SERDES 提供时钟

从PLL生成的高速时钟仅用于对LVDS SERDES电路提供时钟。不可使用高速时钟驱动其它逻辑，

因为用于驱动内核逻辑的允许频率受到PLL F

OUT

规范的限制。

要了解关于F

OUT

规范的详细信息，请参阅器件数据表。

相关链接

•

PLL规范

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.5. 指南：差分通道的管脚布局

每个I/O bank包含其自身的PLL。I/O bank PLL能够驱动相同bank中的所有接收器和发送器通

道，以及相邻I/O bank中的发送器通道。不过，I/O bank PLL无法驱动另一个I/O bank的接收

器通道或非相邻I/O bank中的发送器。

PLL驱动差分发送器通道

对于差分发送器，PLL能够驱动自身I/O bank和相邻I/O bank中的差分发送器通道。不过，PLL

无法驱动非相邻I/O bank中的通道。

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图 112.

发送反馈

PLL驱动差分发送器通道

有效：PLL驱动相邻 bank中的发

送器通道

无效：PLL驱动跨bank中的发送器

通道

Diff TX

PLL

Bank A

PLL

Bank A

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

Diff Channel

PLL

Bank B

PLL

Bank B

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

PLL

Bank C

PLL

Bank C

Diff TX

PLL驱动DPA-Enabled差分接收器通道

对于差分接收器，PLL能够驱动相同I/O bank中的所有通道，但无法跨过bank进行驱动。

I/O模块中的每个差分接收器都有一个专用DPA电路，使时钟的相位对齐到其相关通道的数据相

位。如果在一个bank中使能了DPA通道，那么在此bank中就可以同时使用单端I/O和差分I/O

标准。

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155

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DPA的使用增加了对高速差分接收器通道布局的一些限制。Quartus Prime编译器自动检查设计，

并且在布局指南违规时，发出错误信息警告。遵循指南以确保合适的高速I/O操作。

图驱动DPA-Enabled差分接收器通道

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

交错的PLL驱动DPA-Enabled差分发送器和接收器通道

如果在bank中同时使用差分发送器通道和DPA-enabled接收器通道，可以将bank中I/O PLL

驱动的接收器通道与相邻bank中I/O PLL驱动的发送器通道一起交错。

Bank A

Bank B

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图 114.交错的PLL驱动DPA-Enabled差分发送器和接收器通道

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

相关链接

Arria 10 器件的PLL和时钟 (第152页)

Diff TX

Bank A

Diff TX

Bank B

Diff TX

5.6.5.6. External PLL模式的LVDS接口

Altera LVDS SERDES IP内核参数编辑器提供了一个Use External PLL选项来实现LVDS接

口的选项。通过使能此选项，您能够控制PLL设置，例如动态重配置PLL以支持不同的数据速率，

动态相移以及其它设置。您也必须例化一个Altera IOPLL IP内核，来生成各种时钟和加载使能信

号。

如果对Altera LVDS SERDES发送器和接收器使能Use External PLL选项，那么需要以下来自

Altera IOPLL IP内核的信号：

•

到Altera LVDS SERDES发送器和接收器的SERDES的串行时钟输入信号

到Altera LVDS SERDES发送器和接收器的SERDES的加载使能信号

用于对发送器FPGA架构逻辑提供时钟的并行时钟以及用于接收器的并行时钟

Altera LVDS SERDES接收器的异步PLL复位端口

Altera LVDS SERDES接收器的DPA和soft-CDR模式的PLL VCO信号

IP参考编辑器的Clock Resource Summary选项卡提供了上述列表中信号的详细信息。

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相关链接

•

Altera LVDS SERDES IP内核用户指南

Arria 10 器件的PLL和时钟 (第152页)

Altera IOPLL信号接口与Altera LVDS SERDES IP内核 (第158页)

External PLL模式的Altera IOPLL参数值 (第159页)

Altera IOPLL和Altera LVDS SERDES之间的连接 (第161页)

5.6.5.6.1. Altera IOPLL信号接口与Altera LVDS SERDES IP内核

表 IOPLL和Altera LVDS SERDES IP内核之间的信号接口

该表列出了Altera IOPLL IP内核的输出端口与Altera LVDS SERDES发送器和接收器的输入端口之间的信号接口。

从Altera IOPLL IP内核至Altera LVDS SERDES发送器至Altera LVDS SERDES接收器

Lvds_clk[0]

(串行时钟输出信号)

•使用PLL中的

outclk0

配置该信号。

•对Access to PLL LVDS_CLK/

LOADEN output port设置选择

Enable LVDS_CLK/LOADEN 0或

Enable LVDS_CLK/LOADEN 0 &

1选项。大多数情况下，选择Enable

LVDS_CLK/LOADEN 0。

ext_fclk

(到发送器的串行时钟输入)

ext_fclk

(串行时钟输入到接收器)

串行时钟输出只能驱动Altera LVDS

SERDES发送器的接收器上的

ext_fclk

。

该时钟不能驱动内核逻辑。

loaden[0]

(加载使能输出)

•使用PLL中的

outclk1

配置该信号。

•对于Access to PLL LVDS_CLK/

LOADEN output port设置，选择

Enable LVDS_CLK/LOADEN 0或

者Enable LVDS_CLK/LOADEN 0

& 1选项。在大多数情况下，选择

Enable LVDS_CLK/LOADEN 0。

ext_loaden

(到发送器的加载使能信号)

ext_loaden

(用于解串器的加载使能信号)

outclk2

(并行时钟输出)

locked

phout[7:0]

•

该信号只有DPA或者soft-CDR模式中

的LVDS接收器需要。

启用PLL中的Specify VCO

frequency来配置该信号，并指定

VCO frequency的值。

启用Enable access to PLL DPA

output port。

ext_coreclock

(并行内核时钟)

—

ext_coreclock

(并行内核时钟)

pll_areset

(异步PLL复位端口)

ext_vcoph

该信号只有DPA或者soft-CDR模式中的

LVDS接收器需要。

•

注意

: soft SERDES的使用对时钟有不同的要求。

相关链接

•

Altera LVDS SERDES IP内核用户指南

提供了更多关于soft SERDES的不同时钟要求的信息。

External PLL模式的LVDS接口 (第157页)

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5.6.5.6.2. External PLL模式的Altera IOPLL参数值

下面的实例显示了使用Altera IOPLL IP内核对Altera LVDS SERDES生成输出时钟的时钟要

求。该实例相移的设定是基于时钟和数据在器件的管脚处是边沿对齐的前提。

注意

: 对于其它情况下的时钟和数据相位设置，Intel建议无需使用external PLL mode选项，先例化

Altera LVDS SERDES接口。然后在Quartus Prime软件中编译IP内核，注意每个时钟输出的

频率、相移和占空比设置。在Altera IOPLL IP内核参数编辑器中输入这些设置，然后将相应的输

出连接到Altera LVDS SERDES IP内核。

实例：使用Altera IOPLL IP内核生成输出时钟(不使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，在不使用DPA和soft-CDR模式的情况下，使用Altera IOPLL

IP内核生成三个输出时钟。

参数

outclk0

(作为

lvds_clk[0]

连接到Altera

LVDS SERDES发送器和接收器的

ext_fclk

端口)

outclk1

(作为

loaden[0]

连接到Altera

LVDS SERDES发送器和接收器的

ext_loaden

端口)

outclk2

(作为发送器和接收器的并行数据寄存

器的核心时钟使用，并连接到Altera

LVDS SERDES的

ext_coreclock

端口)

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因子)

表 65.

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因子] x 360°

占空比

50%

100/串化因子

50%

相移的计算，使用RSKM方程，假设输入时钟和串行数据是边沿对齐的。引进一个180°相移到采

样时钟(c0)确保了输入数据相对outclk0是中央对齐的，如下图所示。

图 al PLL接口信号的相位关系

refclk

VCO clk

(internal PLL clk)

lvds_clk[0]

(180° phase shift)

loaden[0]

(324° phase shift)

outclk2

(18° phase shift)

RX serial data

tx_outclk

TX serial data

D1D2D3D4D5D6D7D8D9D10

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表 66.实例：使用Altera IOPLL IP内核生成输出时钟 (使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，在使用DPA和soft-CDR模式的情况下，使用Altera IOPLL IP

内核生成四个输出时钟。Altera IOPLL的

locked

输出端口必须反转，并且在使用DPA和soft-CDR模式的情况下，连接到

Altera LVDS SERDES IP内核的

pll_areset

端口。

参数

outclk0

outclk1outclk2

VCO频率

(作为

lvds_clk[0]

连接到(作为

loaden[0]

连接到(作为发送器和接收器的并行

(作为

phout[7:0]

连接到

数据寄存器的内核时钟使用，

Altera LVDS SERDES发Altera LVDS SERDES发

Altera LVDS SERDES的

并连接到Altera LVDS

送器或接收器的

ext_fclk

送器或接收器的

ext_vcoph[7:0]

端口)

SERDES)的

ext_loaden

端口)

ext_coreclock

端口

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因

子] x 360°

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因

子)

50%

—

数据速率

—

占空比

50%

100/串化因子

表 67.实例：对与接收器通道共享的跨越多个Bank的发送器使用共享的Altera IOPLL IP内核生成输

出时钟 (使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，使用Altera IOPLL IP内核生成六个输出时钟。如果在 DPA和

soft-CDR模式中使用与接收器通道共享的跨越多个bank的发送器通道，就使用这些设置。Altera IOPLL的

locked

输出端

口必须反转，并且在使用DPA和soft-CDR模式的情况下，连接到Altera LVDS SERDES IP内核的

pll_areset

端口。

参数

outclk0

outclk1outclk4

VCO频率

(作为

lvds_clk[0]

连接到(作为

loaden[0]

连接到(作为发送器和接收器的并行

(作为

phout[7:0]

连接到

Altera LVDS SERDES接Altera LVDS SERDES接

数据寄存器的内核时钟使用，

Altera LVDS SERDES的

并连接到Altera LVDS

收器的

ext_fclk

端口)收器的

ext_loaden

端口)

ext_vcoph[7:0]

端口)

SERDES的

outclk2outclk3

ext_coreclock

端口)

(作为

lvds_clk[1]

连接到(作为

loaden[1]

连接到

Altera LVDS SERDES发Altera LVDS SERDES发

送器的

ext_fclk

端口)送器的

ext_loaden

端口)

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因

子] x 360°

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因

子)

50%

—

数据速率

—

占空比

50%

100/串化因子

相关链接

•

Non-DPA模式的接收器偏移裕量 (第165页)

RSKM方程式用于相移计算。

External PLL模式的LVDS接口 (第157页)

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5.6.5.6.3. Altera IOPLL和Altera LVDS SERDES之间的连接

图 116.

图 117.

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LVDS连接Altera IOPLL IP内核(不使用DPA和Soft-CDR模式)

该图显示了不使用DPA和soft-CDR模式的情况下，Altera IOPLL与Altera LVDS SERDES IP内核之间的连接。

FPGA Fabric

LVDS Transmitter

Transmitter

(Altera LVDS SERDES)

Core Logic

tx_in

tx_coreclk

ext_coreclock

ext_loaden

ext_fclk

lvds_clk[0]

Altera IOPLL

loaden[0]

outclk2

refclk

rx_coreclk

LVDS Receiver

locked

rst

(Altera LVDS SERDES)

Core Logic

Receiver

rx_out

ext_coreclock

ext_loaden

ext_fclk

pll_areset

LVDS连接Altera IOPLL IP内核(使用DPA模式)

该图显示了在使用DPA模式的情况下，Altera IOPLL和Altera LVDS SERDES IP内核之间的连接。反转

locked

输出端

口，并将其连接到

pll_areset

端口。

FPGA Fabric

LVDS Transmitter

(Altera LVDS SERDES)

Transmitter

Core Logic

tx_in

tx_coreclk

ext_coreclock

ext_loaden

ext_fclk

lvds_clk[0]

Altera IOPLL

loaden[0]

outclk2

rx_coreclk

LVDS Receiver

phout[7..0]

refclk

locked

rst

Receiver

(Altera LVDS SERDES)

ext_fclk

Core Logic

rx_out

ext_vcoph[7..0]

ext_coreclock

ext_loaden

pll_areset

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图 118.对与接收器通道共享的跨越多个Bank的接收器通道使用共享的I/O PLL，LVDS连接Altera

IOPLL IP内核(使用DPA模式)

该图显示了在使用跨越多个bank的发送器通道并与DPA接收器通道共享，使用共享的I/O PLL的情况下，Altera IOPLL和

Altera LVDS SERDES IP内核之间的连接。

•

将I/O PLL

lvds_clk[1]

和

loaden[1]

端口连接到LVDS发送器的

ext_fclk

和

ext_loaden

端口。

将I/O PLL

lvds_clk[0]

和

loaden[0]

端口连接到LVDS接收器的

ext_fclk

和

ext_loaden

端口。

反转

locked

输出端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

lvds_clk[1]

loaden[1]

Altera IOPLL

outclk4

rx_coreclk

LVDS Receiver

(Altera LVDS SERDES)

refclk

rst

Receiver

Core Logic

ext_fclk

ext_vcoph[7..0]

rx_out

ext_loaden

ext_coreclock

pll_areset

lvds_clk[0]

phout[7..0]

loaden[0]

locked

图连接Altera IOPLL IP内核(使用Soft-CDR模式)

该图显示了在使用soft-CDR模式的情况下，Altera IOPLL和Altera LVDS SERDES IP内核之间的连接。反转

locked

输出

端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

rx_coreclk

Receiver

Core Logic

ext_fclk

ext_vcoph[7..0]

rx_out

rx_divfwdclk

ext_loaden

ext_coreclock

pll_areset

LVDS Receiver

(Altera LVDS SERDES)

lvds_clk[0]

loaden[0]

outclk2

phout[7..0]

locked

Altera IOPLL

refclk

rst

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图 120.对与接收器通道共享的跨越多个Bank的发送器通道使用共享的I/O PLL，LVDS连接Altera

IOPLL IP内核(使用Soft-CDR模式)

该图显示了在使用跨越多个bank的发送器通道并与soft-CDR接收器通道共享，使用共享的I/O PLL的情况下，Altera IOPLL

和Altera LVDS SERDES IP内核之间的连接。

•

将I/O PLL

lvds_clk[1]

和

loaden[1]

端口连接到LVDS发送器的

ext_fclk

和

ext_loaden

端口。

将I/O PLL

lvds_clk[0]

和

loaden[0]

端口连接到LVDS接收器的

ext_fclk

和

ext_loaden

端口。

反转

locked

输出端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

lvds_clk[1]

loaden[1]

Altera IOPLL

outclk4

rx_coreclk

refclk

rst

Receiver

Core Logic

LVDS Receiver

(Altera LVDS SERDES)

ext_fclk

ext_vcoph[7..0]

rx_out

rx_divfwdclk

ext_loaden

ext_coreclock

pll_areset

lvds_clk[0]

phout[7..0]

loaden[0]

locked

表模式设置以生成Altera IOPLL IP内核

生成Altera IOPLL IP内核时，对相应的LVDS功能模式使用下表中的PLL设置。

LVDS功能模式PLL设置

Direct模式

LVDS补偿模式

TX, RX DPA, RX Soft-CDR

RX non-DPA

在external PLL模式中，

ext_coreclock

端口在LVDS LVDS IP内核中自动被使能。如果此

端口没有如之前的图表所示被连接，那么Quartus Prime编译器输出错误信息。

相关链接

External PLL模式的LVDS接口 (第157页)

5.6.6. Arria 10 器件的时序和优化

5.6.6.1. 源同步时序规划

本部分中的内容对 Arria 10 器件系列中源同步信号的时序规划、波形以及规范作了介绍。

LVDS I/O标准使能了high-speed数据传输，实现更高的系统整体性能。要想利用快速的系统性

能，必须分析这些高速信号的时序。对差分模块的时序分析不同于传统的同步时序分析技术。

源同步时序分析是基于数据与时钟信号之间的偏移，而不是基于时钟到输出的建立时间。高速差分

数据传输需要使用IC供应商所提供的时序参数，并且会受到板级偏移、电缆偏移以及时钟抖动的严

重影响。

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这一部分定义了 Arria 10 器件系列中的源同步差分数据定向的时序参数、时序规划，以及如何通过

使用这些时序参数来决定设计的最佳性能。

5.6.6.1.1. 差分数据定向

外部时钟和输入数据之间存在一定关系。对于运行在1 Gbps和串化因子为10的操作，外部时钟乘

以10。您可以在PLL中设置相位对齐以符合每个数据位元的采样窗口。数据在被乘时钟的下降沿时

被采样。

图 s Prime软件中的位定向 (Bit Orientation)

该图显示了x10模式中的数据位定向。

inclock/outclock

data in

5.6.6.1.2. 差分I/O位位置

数据同步对于成功的高频数据传输是必要的。

图 122.一个差分通道的位顺序和字边界

该图显示了通道操作的数据位元定向，它基于以下几个条件：

•

串化因子等于时钟倍频因子。

相位对齐使用边沿对齐。

该操作在硬核SERDES中实现。

发送器通道操作 (x8模式)

tx_coreclock

tx_out

XXX

MSB

10 LVDS Bits

8765432

LSB

Previous Cycle

XXXXX

Current Cycle

MSB

7654321

Next Cycle

LSB

XXXXXXXX

接收器通道操作 (x8模式)

rx_inclock

rx_in

rx_coreclock

rx_out [7..0]

76543210XXXXXXXXXXXXXXXXXXXXXXXX

X X X X X X X XX X X X X X X XX X X X 7 6 5 43 2 1 0 X X X X

注释：这些波形仅是功能波形，并不会传达时序信息

对于其它的串化因子，使用Quartus Prime在字中查找位位置。

差分位命名约定

表 69.差分位命名

该表格列出18个差分通道的差分位命名约定。MSB和LSB位置随着系统中所使用通道数量而增多。

接收器通道数据的数量

MSB位置

内部8位并行数据

LSB位置

继续

...

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接收器通道数据的数量

MSB位置

103

111

119

127

135

143

内部8位并行数据

LSB位置

104

112

120

128

136

5.6.6.1.3. 发送器通道至通道偏移

接收器偏移裕量计算会使用发送器通道至通道偏移(TCCS) — 是源同步差分接口中基于 Arria 10

发送器的一个重要参数：

•

TCCS是最快和最慢数据输出跳变之间的差异，包括T

的变化和时钟偏移。

在LVDS发送器中，TimeQuest时序分析器在Quartus Prime编译报告的TCCS报告

(

report_TCCS

)中提供一个TCCS值，它显示了串行输出端口的TCCS值。

可以从器件数据表中获得TCCS值。

在 Arria 10 器件中，必须执行PCB走线补偿来调整每个LVDS通道的走线长度，当与数据速率高

于840 Mbps的non-DPA接收器连接时，可以改善通道至通道的偏移。Quartus Prime软件的

Fitter Report面板为 Arria 10 器件报告了必须添加到每条走线上的延迟数。可使用LVDS

Transmitter/Receiver Package Skew Compensation面板发布建议的走线延迟数，并手动补偿

PCB电路板走线上的偏移，来减少通道至通道的偏移，从而满足LVDS通道之间的时序规划。

相关链接

•

高速I/O规范

Altera LVDS SERDES IP内核用户指南

提供了关于LVDS Transmitter/Receiver Package Skew Compensation报告面板的详

细信息。

5.6.6.1.4. Non-DPA模式的接收器偏移裕量

不同模式的LVDS接收器使用不同的规范，有助于评估正确采样所接收串行数据的能力。

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•

在DPA模式中，使用DPA抖动容限而不是接收器偏移裕量(RSKM)。

在non-DPA模式中，将RSKM、TCCS和采样窗口(SW)规格用于接收数据通路中的高速源同

步差分信号。

相关链接

•Altera LVDS SERDES IP内核用户指南

提供了关于LVDS Transmitter/Receiver Package Skew Compensation报告面板的详

细信息。

Quartus Prime TimeQuest时序分析器

提供了关于.sdc命令和TimeQuest时序分析器的更多信息。

•

RSKM方程

RSKM方程反映RSKM、TCCS和SW之间的关系。

图方程

方程中采用的约定：

•

RSKM — 接收器时钟输入和数据输入采样窗口之间的时序裕量，以及内核噪声和I/O开关噪声

诱发的抖动。

时间单位间隔（TUI）— 串行数据的时间周期。

SW —输入数据必须保持稳定以确保LVDS接收器成功进行数据采样的时间周期。SW是一种

器件属性，并因器件速度等级不同而异。

TCCS — 由相同PLL驱动的跨通道间最快与最慢输出边沿时序差。该TCCS测量包括t

系

列、时钟和时钟偏斜。

注意

: 如果有其他电路板通道至通道偏斜，可考虑接收器通道至通道总偏斜（RCCS），而非TCCS。总

RCCS = TCCS + 电路板通道至通道偏斜。

必须根据数据速率和器件计算RSKM值，以确定LVDS接收器是否能进行数据采样：

•

扣除发送器抖动后，正RSKM值表示LVDS接收器可正确采样数据。

扣除发送器抖动后，负RSKM值表示LVDS接收器无法正确采样数据。

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图 -DPA模式的差分高速时序结构图和时序预算

该图显示为RSKM、TCCS和接收器SW之间的关系。

时序图

External

Input Clock

Time Unit Interval (TUI)

Internal

Clock

Receiver

Input Data

TCCSTCCS

RSKM

(min)

Bit n

Internal

Clock

Falling Edge

TUI

(max)

Bit n

RSKM

时序预算

External

Clock

Internal

Clock

Synchronization

Transmitter

Output Data

TCCS

Receiver

Input Data

Clock Placement

RSKMRSKM

TCCS

LVDS接收器的RSKM报告

对于LVDS接收器，Quartus Prime提供一个RSKM报告，显示non-DPA LVDS模式下的SW、

TUI和RSKM值。

•

要生成RSKM报告，可运行TimeQuest时序分析器中的

report_RSKM

命令。RSKM报告

在Quartus Prime编译报告的TimeQuest时序分析器部分。

要获得更真实的RSKM值，通过TimeQuest时序分析器的约束菜单(constraints menu)将

输入延迟分配给LVDS接收器。输入延迟根据LVDS接收器端口上数据到达的时间而决定(相对

参考时钟)。

如果在设置参数的Set Input Delay选项中设置输入延迟，那么将输入时钟名称设置成驱动

LVDS接收器的源同步时钟的参考时钟。

如果在TimeQuest时序分析器中没有设置任何输入延迟，那么接收器通道至通道偏移默认为

零。

您也可以使用

set_input_delay

命令在Synopsys Design Constraint文件(.sdc)中直

接设置输入延迟。

•

通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver

要获得RSKM值，在TimeQuest时序分析器的约束菜单(constraints menu)中，将适当的输入

延迟分配到LVDS接收器。

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在TimeQuest时序分析器的菜单上，选择Constraints > Set Input Delay。

在Set Input Delay窗口中，使用下拉菜单选择所需的时钟。时钟名称必须参照用于驱动

LVDS接收器的源同步时钟。

点击Browse (在Targets栏旁边)。

在Name Finder窗口中，点击List查阅所有可用端口的列表。根据所设置的输入延迟，选

择在LVDS接收器串行输入端口，并点击OK。

在Set Input Delay窗口中，在Input delay选项和Delay value栏中设置相应的值。

点击Run，合并这些值到TimeQuest时序分析器中。

重复执行从1 (第168页)开始的这些步骤，来分配相应的延迟到所有的LVDS接收器输入端

口。如果已经分配了Input Delay，并且需要对此端口添加更多的延迟，那么勾选Add

Delay选项。

实例：RSKM计算

该实例显示了FPGA器件在200 ps板级通道至通道偏移的1 Gbps数据速率上的RSKM计算。

•

TCCS = 100 ps (待定属性)

SW = 300 ps (待定属性)

TUI = 1000 ps

总的RCCS = TCCS + 板级通道至通道偏移 = 100 ps + 200 ps = 300 ps

RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps

如果扣除发送器抖动后RSKM大于0 ps，那么 non-DPA接收器将会正常工作。

5.7. 在 Arria 10 器件中使用I/O和高速I/O

5.7.1. Arria 10 器件的I/O和高速I/O通用指南

为确保设计成功，有几方面需要考虑。这些设计指南适用于该器件系列的所有型号，除非另有说

明。

指南：VREF资源和VREF管脚 (第169页)

指南：遵守3.0 V连接的器件绝对最大额定值 (第169页)

指南：支持I/O PLL参考时钟输入管脚的I/O标准 (第170页)

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5.7.1.1. 指南：V

REF

资源和

VREF

管脚

对于 Arria 10 器件，考虑下列的

VREF

管脚指南：

•Arria 10 器件支持内部和外部V

REF

源。可以通过带校准的内部V

REF

来支持DDR4使用

POD12 I/O标准。

—

每个I/O bank有一个外部

VREF

管脚，对相同bank中的所有I/O提供一个外部V

REF

源。

bank中的每个I/O通道也有其自身的内部V

REF

生成器。可以独立地配置每个I/O通道，

来使用其内部V

REF

或者I/O bank的外部V

REF

源。相同I/O通道的I/O管脚将会使用同

一个V

REF

源。

•

您可以对

VREF

管脚附近的输入、输出或者双向管脚布局任何组合。没有

VREF

管脚布局限

制。

VREF

管脚专用于单端I/O标准。无法将

VREF

管脚用作用户I/O。

要了解关于

VREF

管脚电容的详细信息，请参阅器件手册。

相关链接

•

Arria 10 器件中的I/O标准电平 (第98页)

管脚电容

单端I/O标准规范

单端SSTL，HSTL和HSUL I/O参考电压规范

单端SSTL，HSTL和HSUL I/O标准信号规范

Arria 10 器件的I/O Bank体系结构 (第116页)

5.7.1.2. 指南：遵守3.0 V连接的器件绝对最大额定值

为了确保器件的可靠性和正常运行，当器件用作3.0 V I/O接口时，一定不要超过器件的绝对最大

额定值。要了解关于绝对最大额定值和跳变过程中允许的最大过冲的详细信息，请参考器件手册。

提示

: 执行IBIS或者 SPICE仿真来确定过冲和下冲电压均在规定范围内。

单端发送器应用

如果将 Arria 10 器件作为发送器使用时，请使用较慢的摆率和串行匹配来限制I/O管脚上的过冲

和下冲。传输线效应导致接收器上有较大电压偏差，这与驱动器和传输线之间的阻抗不匹配有关。

通过匹配驱动器的阻抗与传输线的特征阻抗能够显著地降低过冲电压。您可以使用位于驱动器附近

的串行匹配电阻来匹配总驱动器阻抗与传输线阻抗。

单端接收器应用

如果使用 Arria 10 器件作为接收器，那么可使用外部钳位二极管来限制I/O管脚上的过冲和下冲

电压。

使用3.0 V bank电源电压 (V

CCIO

)和1.8 V的V

CCPT

电压来支持3.0 V I/O标准。在此方法中，

钳位二极管能够充分地钳位过冲电压，使其保持在DC和AC输入电压规格内。钳位电压表示成

CCIO

和二极管正向电压的总和。

相关链接

•Arria 10 器件中的I/O标准电平 (第98页)

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•

绝对最大额定值

允许的最大过冲和下冲电压

5.7.1.3. 指南：支持I/O PLL参考时钟输入管脚的I/O标准

I/O PLL参考时钟(

REFCLK

)输入管脚仅支持以下的 I/O标准：

•

单端I/O标准

LVDS

Arria 10器件使用LVDS输入缓冲支持差分HSTL和差分SSTL的输入操作。要支持差分HSTL或

差分SSTL信号的电气规范，将LVDS I/O标准分配到Quartus Prime软件的REFCLK管脚。

5.7.2. 混合电压参考和非电压参考I/O标准

每个I/O bank可同时支持多个I/O标准。以下部分提供了器件中混合非电压参考和电压参考I/O

标准的指南。

5.7.2.1. 非电压参考I/O标准

如果I/O标准支持V

CCIO

电平的I/O bank，那么一个I/O bank能够同时支持具有不同I/O标准

分配的任意数量的输入信号。

对于输出信号，单一I/O bank支持与V

CCIO

相同电压驱动的非电压参考输出信号。由于一个I/O

bank仅能有一个V

CCIO

值，它仅能为非电压参考信号驱动该值。

例如，一个2.5 V V

CCIO

设置的I/O bank能够支持2.5 V的标准输入和输出，以及仅支持3.0 V

LVCMOS的输入。

5.7.2.2. 电压参考I/O标准

为了适应电压参考I/O标准：

•

每 Arria 10 FPGA I/O bank包含一个专用的

VREF

管脚。

每个bank只能有一个V

CCIO

电压电平和一个电压参考(V

REF

)电平。

电压参考输入缓冲由V

CCPT

供电。因此，在下列情况下，采用单端或者差分标准的I/O bank能够

支持不同的电压参考标准：

•

REF

是相同的电平。

禁用了片上并行匹配 (R

OCT)

如果使能R

OCT，那么输入标准的电压和bank的V

CCIO

必须匹配。

这一特性使您能够将电压参考输入信号布局在2.5 V或是更低的V

CCIO

的I/O bank中。例如，可

以将HSTL-15输入管脚布局在2.5 V V

CCIO

的I/O bank中。不过，使能R

OCT的电压参考输

入要求I/O bank的V

CCIO

与输入标准的电压相匹配。当V

CCIO

为2.5 V时，HSTL-15 I/O标准

不支持R

OCT。

5.7.2.3. 混合电压参考和非电压参考标准概述

通过单独应用每一种规则，一个I/O bank能够支持电压参考管脚和非电压参考管脚。

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例如：

•

使用1.8 V V

CCIO

和0.9 V V

REF

的I/O bank可以支持SSTL-18输入和输出，以及1.8 V输

入和输出。

使用1.5 V V

CCIO

和0.75 V V

REF

的I/O bank可以支持1.5 V标准、1.8 V输入 (但没有输

出)以及1.5 V HSTL I/O标准。

5.7.3. 指南：上电顺序期间不可驱动I/O管脚

Arria 10 I/O缓冲由V

、 V

CCPT

和V

CCIO

供电。

由于 Arria 10 器件不支持热插拔，上电和断电期间，不可外部驱动I/O管脚。这包括所有I/O管

脚，包含FPGA和HPS I/O。坚持这条指导原则：

•避免超过I/O管脚电流：

—

•

超过I/O管脚电流会影响器件的寿命和可靠性。

超过3 V I/O管脚上的电流会损坏Arria 10器件。

实现最低的电流消耗，并避免在上电或断电期间的I/O故障。

避免在2.5 V或3 V操作中对3 V I/O缓冲器的永久损坏。

相关链接

上电和断电序列 (第294页)

5.7.4. 指南：在HPS共享的I/O Bank中使用I/O管脚

在 Arria 10 SX器件中，模块化I/O bank 2K、2J和2I，通过一个专用的HPS外部存储器接

口，将HPS连接到SDRAM器件。

每个I/O bank含有4个通道：

•

Lane 3—IO[47..36]

Lane 2—IO[35..24]

Lane 1—IO[23..12]

Lane 0—IO[11..0]

当系统中不包括任何HPS外部存储器接口时，可以将 Arria 10 SX器件中的bank 2K、2J和2I

用作FPGA GPIO。

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当系统中包括HPS外部存储器接口时，如果想要使用FPGA GPIO的bank 2K、2J和2I中未使用

的管脚，那么需要遵循这些规范：

•Bank 2K用于SDRAM ECC、地址和命令信号：

—

•

Lane 3用于SDRAM ECC信号。仅可以将该通道中所剩余的管脚用于FPGA输入。

Lanes 2、1和0用于SDRAM地址和命令信号。可将这些通道中所剩余的管脚用于

FPGA输入和输出。

Bank 2J用于SDRAM数据信号[31..0]，bank 2I用于SDRAM数据信号[63..32]。

—16位数据宽度 — bank 2J的两个通道用于数据。仅可以将这两个数据通道所剩余的管脚

用作FPGA输入。可将另外两个bank 2J的通道，以及bank 2I的所有通道的管脚用作

FPGA输入和输出。

—

32位数据宽度 — 仅可以将bank 2J的所有通道所剩余的管脚用作FPGA输入。可将

bank 2I的所有通道的管脚用作FPGA输入和输出。

64位数据宽度 — 仅可以将bank 2J和2I的所有通道所剩余的管脚用作FPGA输入。

5.7.5. 指南：最大化DC电流限制

对于 Arria 10 器件的任何数量连续的I/O管脚的最大化DC电流没有限制。

Arria 10 器件符合V

CCIO

Electro-Migration (EM)规则和所有I/O标准驱动强度设置的IR降压目

标 — 确保了器件生命周期的可靠性。

5.7.6. 指南：Altera LVDS SERDES IP内核实例

在DPA或soft-CDR模式下，仅能对每个I/O bank例化一个Altera LVDS SERDES IP内核实

例。

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

Arria 10 GT器件的模块化I/O Bank (第111页)

Arria 10 SX器件的模块化I/O Bank (第112页)

5.7.7. 指南：Soft-CDR模式的LVDS SERDES管脚对

在soft-CDR模式中仅能使用指定LVDS管脚对。请参阅每个器件的管脚说明（pinout）文件以确

定支持soft-CDR模式的LVDS管脚对。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

Soft-CDR模式 (第151页)

外设时钟网络 (第74页)

提供了关于PCLK网络的详细信息。

•

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5.7.8. 指南：Arria 10 GPIO性能的最小化高抖动的影响

在Arria 10设计流程中，按照这一指南可以最小化对GPIO性能的抖动影响。

•使用Intel PDN工具2.0执行电源配送网络分析。这一分析帮助您设计一个带有必要的去耦电

容的更可靠且更高效的电源配送网络。使用Arria 10早期功耗估算器(EPE)来确定V

和其它

电源供应的电流要求。基于所有电源供应轨，尤其是V

电源轨的电流要求来执行PDN分析。

将电压稳压器与远程检测管脚一起使用来补偿在保持内核性能的情况下，与PCB相关的DC IR

压降和V

电源中的器件封装。有关差分远程传感器管脚的V

电源的连接指南的详细信息，

请参考管脚连接指南。

输入时钟抖动必须符合Arria 10 PLL输入时钟周期到周期的抖动规范，从而产生低PLL输出时

钟抖动。必须提供抖动小于120 ps的干净时钟源。有关所建议的操作条件的详细信息，请参

考器件数据表中的PLL规范。

使用专用PLL时钟输出管脚来发送时钟信号，实现更好的抖动性能。每个I/O bank中的I/O

PLL支持两个专用的时钟输出管脚。可以将PLL专用时钟输出管脚作为FPGA的参考时钟源使

用。为了实现最佳的抖动性能，可以提供一个外部干净的时钟源。有关PLL专用时钟输出管脚

的抖动规范的详细信息，请参考器件数据表。

如果GPIO运行在高于250 MHz的频率上，则使用匹配 I/O校准。SSTL、HSTL、POD和

HSUL I/O标准是匹配的I/O标准。Intel建议您将HSUL I/O标准用以较短走线或者互联小

于两英寸的参考长度。

使用Altera PHYLite的并行接口IP内核，实现GPIO或者源同步I/O接口。Intel建议如果

无法收敛GPIO的时序或者数据速率大于200 Mbps的源同步I/O接口，就使用Altera

PHYLite的并行接口IP内核。有关将Altera GPIO IP内核移植到Altera PHYLite的并行接

口IP内核的指导原则，请参考相关的信息。

使用小型外设时钟(

SPCLK

)网络。

SPCLK

网络用于高速I/O接口，并且提供最小的插入延

迟。下面列出了时钟网络的时钟插入延迟的排列，从最大到最小进行排列：

—

全局时钟网络(

GCLK

)

区域时钟网络(

RCLK

)

大型外设时钟网络(

LPCLK

)

•

SPCLK

相关链接

•

Arria 10 GX、GT和SX器件系列管脚连接指南

Arria 10器件数据手册

GPIO至PHYLite设计移植指南

5.7.9. 指南：外部存储器接口I/O Bank 2A的使用

除了通用I/O用法之外，Arria 10器件也将I/O bank 2A用于器件配置相关的操作。由于与配置

相关的使用，因此将I/O bank 2A用于外部存储器接口时必须遵循几条准则。

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•即使配置完成，也不要将配置相关操作需要的I/O bank 2A的管脚用作外部存储器接口管脚。

例如：

—

用于Fast Passive Parallel（FPP，快速被动并行）配置总线的管脚

用于Partial Reconfiguration（部分重配置）控制信号的管脚

•

确保外部存储器接口I/O电压与配置I/O电压兼容。

运行Quartus Prime Fitter确定您器件中外部存储器接口的管脚布局是否有效。

关于配置管脚的更多信息，请参阅器件pin-out文件中的"配置功能"（Configuration Function）

列。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

配置方案 (第211页)

器件配置管脚 (第240页)

用于配置管脚的I/O标准和驱动强度 (第241页)

Arria 10 器件封装支持的存储器接口 (第182页)

•

5.8. 文档修订历史

日期

2017年5月

版本

2017.05.08

•

2017年3月

2016年10月

2017.03.15

2016.10.31

修订内容

更新了纵向移植表，移除了Arria 10 GX和Arria 10 SX器件系列之间的纵向移植。

更新了External PLL模式的LVDS接口，阐明 IP内核参数编辑器的Clock

Resource Summary选项卡提供了 IP内核中所需信号的详细信息。

更新了列出I/O缓冲器类型和I/O标准支持的可编程IOE功能的表格。

删除了全部的"初始化"标记。

重命名为Intel。

•

添加了有关在Quartus Prime软件中没有专门分配电流强度情况下的默认预定义电流

强度的信息。

更新了有关OCT校准模块的主题，验证通过使用同一I/O列的任何I/O bank中的

OCT校准模块可以校准OCT的主题。

移除Arria 10 GX器件系列产品中的F36封装。

更新了有关non-DPA模式的接收器偏移裕量的主题，声明TCCS和RCCS在计算

RSKM值的使用情况。

更新了有关上电顺序期间不可驱动I/O管脚以强调超过I/O管脚电流会影响器件的可

靠性并损坏器件的指南。

更新了I/O纵向移植图，添加了SX 570和SX 660器件的KF40封装。

更新了列出I/O标准电压电平的表格，添加2.5 V输入到3.0 V LVTTL/3.0 V

LVCMOS,，以及添加3.0 V输入到2.5 V LVCMOS。

移除了Arria 10 GT器件系列产品中的NF40和UF45封装。

通过从NF45至SF45更新封装，更正了Arria 10 GT 1150器件的模块化I/O

bank的信息。

更新了列出I/O标准的表格，以阐明SSTL-12、SSTL-125、STL-135、差分

SSTL-12、差分SSTL-125和差分SSTL-135 I/O标准支持的Class I和Class II。

更正了列出可编程IOE功能的表格，以移除3 V I/O bank支持的差分输出电压。

6月13日

2016.06.13

•

2016年5月

2016.05.02

•

继续

...

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日期版本

•

修订内容

更新了可编程电流强度列表，以添加对SSTL-135、SSTL-125、SSTL-12、

POD-12、差分SSTL-135、差分SSTL-125、差分SSTL-12和差分POD12 I/O标

准的支持。

对SSTL-12和差分SSTL-12 I/O标准添加了120 Ω OCT选项。

添加了有关使用超过24个通道的时钟DPA接口的指南。

添加了有关I/O PLL参考时钟源的指南。

添加了有关I/O PLL参考时钟输入管脚支持的I/O标准的指南。

添加了有关在HPS共享的I/O bank中使用I/O管脚的指南。

更新了最大化DC电流限制指南主题以指定对任何数量连续的I/O管脚没有限制。

更新了有关与external PLL模式一起使用LVDS接口的主题。更新添加了有关使用

跨越多个bank的发送器通道以及共享DPA和soft-CDR模式的接收器通道的实例和

连接图。

移除了使用外部存储器接口的I/O bank 2A的限制，并添加了使用外部存储器接口的

I/O bank 2A的指南。

对列出I/O标准电压支持的表格进行更新，将3.0 V V

CCIO

输入从2.5 V I/O标准中

移除。

更新了有关MultiVolt I/O接口的内容，将V

CCP

更新为V

。

更正了概述和可编程IOE功能表格中开漏输出、总线保持和弱上拉电阻功能所支持的

I/O标准。

更新了有关数据重对齐模块(位滑)的内容，以指定有效数两据在

rx_bitslip_ctrl

的上升沿后的四个并行时钟周期后可用。之前，有效数据在两

个并行时钟周期后才可用。

更新了有关器件的外部I/O匹配的内容以添加关于将OCT用于SSTL-12和差分

SSTL-12 I/O标准的附注，并注释执行IBIS或SPICE仿真的建议。

更新了有关未校准的R

OCT的内容：

—更新SSTL-15的R

值，移除25 Ω和50 Ω。

—添加了差分SSTL-15、差分SSTL-135、差分SSTL-125、差分SSTL-12、差分

POD12和差分HSUL-12 I/O标准。

•

更新了有关校准的R

OCT的内容以添加差分POD12 I/O标准。

更新了有关校准的R

OCT的内容以移除20 Ω R

OCT支持以及添加差分POD12

I/O标准。

从列出SERDES接收器和发送器I/O标准支持的表格中移除了差分SSTL-2 Class I

和Class II I/O标准。

更新了有关混合电压参考和非电压参考I/O标准的电压参考I/O标准的内容。

添加了设计指南以最小化GPIO性能上的高抖动影响。

对下面的信号名称进行了更新：将

—

dpa_diffioclk

更新成

dpa_fast_clock

—将

dpa_load_en

更新成

dpa_load_enable

•

2015年12月

2015.12.14

•

2015年11月

2015.11.02

•

更新了有关SDR和DDR的串化器旁路操作的内容，以指定串化器旁路通过Altera

GPIO IP内核受到支持。

在有关DPA模块的内容中添加了单位间隔(UI)定义的附注。

更新了有关数据重对齐模块(位滑)的内容。这个位滑翻转值现在自动设置成解串因

子。

更新了有关解串器的内容以指定解串器旁路通过Altera GPIO IP内核受到支持。

更新了有关PLL和时钟的内容，将并行时钟

rx_outclock

和

tx_outclock

更

正成

rx_coreclock

和

tx_coreclock

。

更新了将整数模式中的PLL用于LVDS的内容，以声明I/O PLL操作仅在整数模式下

进行。

继续

...

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日期版本

•

修订内容

对下面的端口/信号名称进行了更新：将

—

rx_dpll_hold

更新成

rx_dpa_hold

—将

rx_reset

更新成

rx_dpa_reset

—将

rx_channel_data_align

更新成

rx_bitslip_ctrl

—将

rx_cda_max

更新成

rx_bitslip_max

—将

rx_outclock

更新成

rx_coreclock

—将

lvds_diffioclk

和

diffioclk

更新成

fast_clock

—将

lvds_load_en

和

load_en

更新成

load_enable

•对差分通道的管脚布局的内容进行了更新：

—对PLL驱动交错的差分发送器和DPA-enabled接收器通道提高清晰度。

—移除了有关bank布局和SDR I/O的附注。

•

更新了有关external PLL模式下Altera IOPLL和Altera LVDS SERDES IP内核之

间的信号接口的内容。

更新了有关external PLL模式下Altera IOPLL IP内核参数值的内容：

—outclk0的相移从-180°更新成180°

—outclk2的相称从-180/串化因子更新成180/串化因子(-18°更新成18°)

•

在有关non-DPA模式下接收器偏移裕量的内容中更新了RSKM方程的RSKM定义。

将Quartus II实例更改成Quartus Prime。

2015年6月

2015年5月

2015.06.15

2015.05.04

更正纵向移植移图中Arria 10 GT产品系列的标签。

•

更新了有关I/O和差分I/O缓冲器主题的声明以提高清晰度。

更新了Arria 10 GX 160、GX 220、SX 160和SX 220器件的U19封装的I/O资

源信息：

—更新了LVDS I/O数据，从144更新至148

—更新了GPIO的总数，从192至196

—更新了LVDS通道的数量，从72至74

—在图中添加了bank 3A，并移除了bank 3C以及相关的模块化I/O bank表

•

更新了显示IOE结构的图，以阐明延迟链是分开的。

针对Arria 10 GX 270、GX 320、SX 270和SX 320器件的F27封装，更新了

banks 3A (从null至48)以及3B (从48至null)的模块化I/O。

添加了有关可编程开漏输出的主题。

重新构建有关差分通道的管脚布局的主题以增加清晰度。

更正了指定DPA-enabled发送器通道的内容。发送器通道没有DPA模式。

添加了有关对每个I/O bank仅例化一个Altera LVDS SERDES IP内核实例的指

南。

添加了有关在soft-CDR模式中仅使用指定的LVDS管脚对的指南。

更新了介绍external PLL的LVDS接口的使用部分：

—更新了有关Altera IOPLL和Altera LVDS SERDES IP内核中所需信号的信息。

—更新了实例的参数值，使用Altera IOPLL IP内核生成输出时钟。

—更新了external PLL接口信号的LVDS时钟相位关系图。

—更新了显示Altera IOPLL和Altera LVDS SERDES IP内核之间的连接的结构

图。

添加了脚注以声明可对LVDS和POD12 I/O标准使用预加重。POD12 I/O标准支持

DDR4。

更新了有关可编程IOE功能支持的3 V I/O bank的说明。

添加了说明以声明除了FPGA I/O缓冲器，Arria 10 SoC 器件也含有支持差分I/O

标准的HPS I/O缓冲器。

在每个I/O bank位置图中分开I/O bank 2A，来表示它没有连续其它的I/O

bank。

更新了LVDS I/O和SERDES电路说明来阐明每个LVDS通道都含有内置的发送器

SERDES和接收器SERDES。

2015年1月

2014.01.23

•

2014年8月

2014.08.18

•

继续

...

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日期版本

•

修订内容

移除了片上钳位二极管的参考。Arria 10器件没有片上钳位二极管。使用外部钳位二

极管(如果适用)。

添加了相关信息链接到Arria 10收发器PHY用户指南，介绍了收发器I/O bank 的

位置。

更新了I/O纵向移植图以显示Arria 10 GX和Arria 10 SX器件之间的纵向移植。

将"宏功能"的所有参考更新为"IP内核"。

将"MegaWizard Plug-in Manager"的所有参考更新为"参数编辑器"。

将Altera PLL IP内核的所有参考更新为Altera IOPLL IP内核。

对于将LVDS接口与External PLL模式一起使用的信号名称进行了更新：将

—

tx_inclock

和

rx_inclock

更新成

ext_fclk

—将

tx_enable

和

rx_enable

更新成

ext_loaden

—将

rx_dpaclock

更新成

ext_vcoph[7..0]

—将

rx_synclock

更新成

ext_coreclock

2013年12月

2013.12.02

首次发布。

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Arria

10内核架构和通用I/O手册

177

683461 | 2017.05.08

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6. Arria 10 器件的外部存储器接口

Arria 10 外部存储器接口高效的体系结构使您能够适配小模块化I/O bank结构中广泛的宽外部存

储器接口。这种功能使能了对高水平系统带宽的支持。

与上一代Arria器件相比，新的体系结构和解决方案提供了以下优势：

•

在控制器以及从控制器到PHY预收敛时序。

简易的管脚布局。

为了最佳性能和灵活性，体系结构对主接口提供硬核存储控制器和硬核PHY。

相关链接

•

Arria 10器件手册：已知问题

列出了对 Arria 10

器件手册

章节规划的更新。

Arria 10 FPGA和SoC外部存储器资源

提供关于Arria 10外部存储器解决方案的更多资源。

外部存储器接口规范估算器

提供可以查找的参数的工具，并对比Intel FPGA中所支持的外部存储器接口的性能。

6.1. Arria 10 外部存储器接口解决方案的关键特性

•

该解决方案对多种协议提供完全的硬核外部存储器接口。

在内核架构中而不是在器件外设的I/O bank中混合的I/O列的器件功能。

单一硬核 Nios

II模块校准I/O列中的所有存储器接口。

I/O列由I/O模块(称为I/O bank)组结合而成。

每个I/O bank包含专用的整数PLL (IO_PLL)、硬核存储控制器和延迟锁相环。

PHY时钟树与上一代Arria器件相比较短，并且仅跨越一个I/O bank。

跨越多个I/O bank的接口要求多个PLL使用一个平衡的参考时钟网络。

相关链接

Arria 10 器件的外部存储器接口体系结构 (第197页)

提供了关于I/O列和I/O bank体系结构的详细信息。

6.2. Arria 10 器件支持的存储器标准

I/O旨在对现有和即将推出的外部存储器标准提供高性能支持。

例，英特尔保证其FPGA和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔概

不承担因应用或使用本文中描述的任何信息、产品或服务而产生的任何责任和义务，除非得到英特尔书面上的明确同意。建议英

特尔客户在信赖任何已发布的信息之前以及下单订购产品或服务之前，应先获取最新版本的器件规格。

*其他的名称和品牌可能是其他所有者的资产。

ISO

9001:2015

Registered

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 70.硬核存储控制器支持的存储器标准

该表列出了硬核存储控制器的综合性能。关于具体信息，请参考外部存储器接口规范评估和Arria 10器件数据表。

存储器标准速率支持

1/4速率

Ping Pong PHY支持

Yes

—

最大频率

(MHz)

1,067

1,200

533

667

1,067

533

667

933

533

800

DDR4 SDRAM

DDR3 SDRAM

1/2速率

Yes

—

1/4速率

Yes

—

DDR3L SDRAM

1/2速率

Yes

—

1/4速率

Yes

—

LPDDR3 SDRAM

1/2速率

1/4速率

—

表 71.软核存储控制器支持的存储器标准

存储器标准速率支持

1/4速率

全速率

1/2速率

最大频率

(MHz)

1,200

1,067

333

550

333

633

RLDRAM 3

(10)

QDR IV SRAM

(10)

QDR II SRAM

QDR II+ SRAM

全速率

1/2速率

QDR II+ Xtreme SRAM

全速率

1/2速率

表硬核存储控制器支持的存储器标准

硬核处理器系统(HPS)仅在 Arria 10 SoC器件中可用。

存储器标准速率支持

1/2速率

最大频率

(MHz)

1,200

1,067

933

DDR4 SDRAM

DDR3 SDRAM

DDR3L SDRAM

(10)

Arria 10器件通过使用带软核存储控制器的硬核PHY来支持此外部存储器接口。

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Intel

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179

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

相关链接

•

外部存储器接口规范估算器

提供可以查找的参数的工具，并对比Intel FPGA中所支持的外部存储器接口的性能。

Ping Pong PHY IP (第197页)

提供了Ping Pong PHY的简介。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.3. Arria 10 器件的外部存储器接口宽度

Arria 10 器件可支持以下外部存储器接口宽度：

•

表 73.

DDR4和DDR3支持多达x144个接口

RLDRAM 3和QDR II+ Xtreme支持多达x72个接口

接口宽度要求的I/O Bank

该表列出了需要支持不同外部存储器接口宽度的I/O的数量。必须使用相同I/O列中的I/O bank来实现每个单一的存储器接

口。

该表是一种指南，它代表这些接口宽度最坏的情况。某些接口可以通过较少的I/O来实现，并且不会占用全部的I/O bank。

除了DDR4接口，如果 address/command 管脚超过36个，就需要比表中所列的数量多一个I/O bank。对于DDR4接口，

如果 address/command 管脚超过37个，就需要额外的I/O bank。

接口宽度

x16, x24, x32, x40

x48, x56, x64, x72

x80, x88, x96, x104

x112, x120, x128, x136

x144

I/O Bank的数量

6.4. Arria 10 器件的外部存储器接口I/O管脚

存储器接口电路可用于每个I/O bank。 Arria 10 器件功能对差分读取数据选通和时钟操作采用差

分输入缓冲器。

I/O bank中的控制器和定序器仅可以驱动address command (A/C)管脚来固定位于相同I/O

bank的I/O通道。A/C管脚的最小要求是三个通道。不过，I/O bank的控制器和定序器可以驱动

数据组到相邻I/O bank的I/O通道(上面和下面)。

不用于存储器接口功能的管脚可用作通用I/O (GPIO)管脚。

Intel

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10内核架构和通用I/O手册

180

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

图 125.I/O Bank接口共享

该表显示了两个x16接口共享三个I/O bank的实例。

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

NIOS II

processor

数据管脚

地址命令管脚（固定）

未使用（用作GPIO）

相关链接

I/O Lane

Arria 10 器件的外部存储器接口体系结构 (第197页)

提供了关于I/O列和I/O bank体系结构的详细信息。

6.4.1. 指南：外部存储器接口I/O Bank 2A的使用

除了通用I/O用法之外，Arria 10器件也将I/O bank 2A用于器件配置相关的操作。由于与配置

相关的使用，因此将I/O bank 2A用于外部存储器接口时必须遵循几条准则。

•即使配置完成，也不要将配置相关操作需要的I/O bank 2A的管脚用作外部存储器接口管脚。

例如：

—

•

用于Fast Passive Parallel（FPP，快速被动并行）配置总线的管脚

用于Partial Reconfiguration（部分重配置）控制信号的管脚

确保外部存储器接口I/O电压与配置I/O电压兼容。

运行Quartus Prime Fitter确定您器件中外部存储器接口的管脚布局是否有效。

关于配置管脚的更多信息，请参阅器件pin-out文件中的"配置功能"（Configuration Function）

列。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

配置方案 (第211页)

器件配置管脚 (第240页)

用于配置管脚的I/O标准和驱动强度 (第241页)

Arria 10 器件封装支持的存储器接口 (第182页)

•

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Intel

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181

I/O Lane

I/O Bank

Controller

I/O Lane

6. Arria 10

器件的外部存储器接口

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6.5. Arria 10 器件封装支持的存储器接口

注意

: I/O bank中I/O管脚的数量，以及I/O bank的可用性，在器件封装中有所不同。只有48个I/O

管脚的I/O bank对外部存储器接口可用。有关可用于每种器件封装的I/O bank以及I/O bank连

续位置的详细信息，请参考相关信息。

含有ECC的DDR3 x40在 Arria 10 中的封装支持 (第183页)

Single和Dual-Rank的DDR3 x72(含有ECC)在 Arria 10 中的封装支持 (第185页)

含有ECC的DDR4 x40在 Arria 10 中的封装支持 (第187页)

Single-Rank含有ECC的DDR4 x72在 Arria 10 中封装支持 (第189页)

Dual-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持 (第191页)

Arria 10的HPS外部存储器接口连接 (第192页)

相关链接

•Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

•Arria 10 GX器件的模块化I/O Bank (第108页)

•Arria 10 GT器件的模块化I/O Bank (第111页)

•Arria 10 SX器件的模块化I/O Bank (第112页)

•指南：外部存储器接口I/O Bank 2A的使用 (第173页)

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182

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.1. 含有ECC的DDR3 x40在 Arria 10 中的封装支持

要支持一个含有ECC的DDR3 x40接口(32位数据 + 8位数据)，需要两个I/O bank。

表 74.每种器件封装支持的DDR3 x40接口(含有ECC)的数量(不包含HPS实例)

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

(12)

—

F27

—

(12)

—

F29

—

(12)

—

F34

—

(12)

F35

—

(12)

NF40

—

(12)

KF40

—

(11)

—

(11)

(12)

产品系列

RF40

—

NF45

—

SF45

—

UF45

—

(11)

(12)

(11)

(12)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

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Intel

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6. Arria 10

器件的外部存储器接口

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表 75.每种器件封装支持的DDR3 x40接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

NF40

—

KF40

—

(13)

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

(13)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

Intel

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6. Arria 10

器件的外部存储器接口

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6.5.2. Single和Dual-Rank的DDR3 x72(含有ECC)在 Arria 10 中的封装支持

要支持single和dual-rank含有ECC (64位数据 + 8位ECC)的DDR3 x72接口，需要三个

I/O bank。

表 76.每种器件封装支持的Single和Dual-rank的DDR3 x72接口(含有ECC)的数量 (不包含

HPS实例)

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

(14)

—

(14)

(15)

产品系列

F27

(14)

—

(14)

(15)

F29

(14)

—

(14)

(15)

F34

—

(14)

—

(14)

(15)

F35

—

(14)

—

(14)

(15)

NF40

—

(14)

—

(14)

(15)

KF40

—

(15)

RF40

—

NF45

—

SF45

—

UF45

—

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

这个数据包括HPS共享的I/O bank来实现内核EMIF配置。

发送反馈

Intel

Arria

10内核架构和通用I/O手册

185

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 77.每种器件封装支持的Single和Dual-rank的DDR3 x72接口(含有ECC)的数量 (包含HPS

实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

(16)

—

F34

—

(16)

F35

—

(16)

NF40

—

(16)

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

(16)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

Intel

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186

发送反馈

6. Arria 10

器件的外部存储器接口

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6.5.3. 含有ECC的DDR4 x40在 Arria 10 中的封装支持

要支持一个含有ECC的DDR4 x40接口(32位数据 + 8位ECC)，需要两个I/O bank。

表 78.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

(17)

—

F27

—

(17)

—

F29

—

(17)

—

F34

—

(17)

F35

—

(17)

每种器件封装支持的DDR4 x40接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(17)

KF40

—

(18)

(17)

RF40

—

NF45

—

SF45

—

UF45

—

(18)

(17)

(18)

这个数据包括HPS共享的I/O bank来实现内核EMIF配置。

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

发送反馈

Intel

Arria

10内核架构和通用I/O手册

187

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 79.每种器件封装支持的DDR4 x40接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Intel

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188

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.4. Single-Rank含有ECC的DDR4 x72在 Arria 10 中封装支持

要支持single-rank的DDR4 x72接口(64位数据 + 8位ECC)，需要三个I/O bank。

表 80.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

(19)

—

F34

—

(19)

F35

—

(19)

每种器件封装支持的Single-Rank的DDR4 x72接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(19)

KF40

—

(19)

RF40

—

NF45

—

SF45

—

UF45

—

(19)

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

发送反馈

Intel

Arria

10内核架构和通用I/O手册

189

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 81.每种器件封装支持的Single-Rank的DDR4 x72接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Intel

Arria

10内核架构和通用I/O手册

190

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.5. Dual-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持

要支持dual-rank含有ECC的DDR4 x72接口(64位数据 + 8位ECC)，需要3.25 I/O

bank(在相邻的I/O bank三个I/O bank和一个I/O通道)。

表 82.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

(20)

—

F34

—

(20)

F35

—

(20)

每种器件封装支持的Dual-Rank的DDR4 x72接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(20)

KF40

—

(20)

RF40

—

NF45

—

SF45

—

UF45

—

(20)

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

发送反馈

Intel

Arria

10内核架构和通用I/O手册

191

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 83.每种器件封装支持的Dual-Rank的DDR4 x72接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.5.6. Arria 10的HPS外部存储器接口连接

必须把Arria 10外部存储器接口用作HPS Qsys IP组件，以便将外部SDRAM连接到HPS。可以

例化除HPS Qsys组件外的Qsys子系统中HPS组件的Arria 10外部存储器接口。必须将HPS组

件的EMIF管道连接到Arria 10外部存储器接口的HPS的EMIF管道，以便将HPS连接到外部

SDRAM存储器。

HPS存储器接口被固定在x40宽度的I/O Bank 2K和2J，以及x64/x72宽度的2K、2J和2I。

当外部SDRAM存储器连接到HPS时，对于I/O bank (2K、2J、2I)中FPGA内核对HPS存储器

接口的利用未使用的I/O的适用性有限制。

当HPS连接到外部SDRAM存储器时，没有其它的Arria 10外部存储器接口IP实例可被布局在同

一I/O列。

相关链接

External Memory Interface Handbook Volume 3: Reference Material - Functional

Description - HPS Memory Controller

有关Arria 10 EMIF硬核处理器子系统限制和布局的详细信息。

6.5.6.1. HPS含有ECC的DDR3 x40在Arria 10中的封装支持

要支持HPS中含有ECC的一个DDR3 x40接口 (32位数据 + 8位ECC)，需要使用DDR列中

3 V I/O bank顶部下面的两个I/O bank。

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192

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6. Arria 10

器件的外部存储器接口

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表 84.

产品系列

每种器件封装支持的HPS的DDR3 x40接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

发送反馈

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193

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.6.2. HPS的Single和Dual-Rank含有ECC的DDR3 x72在 Arria 10 中的封装支持

要支持HPS中含有ECC (64位数据 + 8位ECC) single和dual-rank的一个DDR3 x72接口，

需要使用DDR列3 V I/O bank顶部下面的三个I/O bank。

表 85.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的Single和Dual-Rank的DDR3 x72接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.5.6.3. HPS含有ECC的DDR4 x40在Arria 10中的封装支持

要支持HPS中含有ECC的一个DDR4 x40接口 (32位数据 + 8位ECC)，需要使用DDR列中

3 V I/O bank顶部下面的两个I/O bank。

表 86.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的DDR4x40接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

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6. Arria 10

器件的外部存储器接口

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相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.6.4. HPS的Single-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持

要支持HPS中含有ECC (64位数据 + 8位ECC) single-rank的一个DDR4 x72接口，需要使

用DDR列3 V I/O bank顶部下面的三个I/O bank。

表 87.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的Single-Rank的DDR4 x72接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.6. Arria 10 器件支持的外部存储器接口IP

表 88.每种存储器标准支持的Intel FPGA IP的类型

该表列出了Intel所提供的存储控制器IP。您也可以将自身的软核存储控制器用于 Arria 10 器件所支持的所有存储器标准。

存储器标准

硬核

DDR4 SDRAM

(21)

DDR3 SDRAM

(22)

DDR3L SDRAM

(22)

LPDDR3 SDRAM

(23)

Yes

定序器

软核

—

Yes

硬核定序器

继续

...

(21)

(22)

(23)

x4/x8 DQ组，POD12 I/O标准，以及突发长度BL8。

x4/x8 DQ组和突发长度BL8。

Arria 10器件支持单组件x32数据使用x8 DQ组。

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6. Arria 10

器件的外部存储器接口

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存储器标准

硬核

RLDRAM 3

(24)

QDR IV SRAM

QDR II/II+/II+ Xtreme SRAM

—

定序器

软核

Yes

硬核定序器

Yes

相关链接

Arria 10 器件支持的存储器标准 (第178页)

列出了Arria 10器件所支持的所有存储器标准。

6.6.1. Ping Pong PHY IP

Ping Pong PHY允许两个存储器接口以共享使用时序复用的address/command总线。与两个独

立接口相比，Ping Pong PHY为您提供使用更少管脚的优势，并且不对吐吞量造成任何影响。

图 Pong PHY 1T时序

通过Ping Pong PHY，将其中一个控制器输出延迟一个全速率时钟周期，两个独立控制器中的address和command信号被多

路复用到共享总线。导致1T时序，在每个全速率时钟周期发布一个新的命令。

CSn[0]

CSn[1]

Addr, ba

Cmd

Dev1

相关链接

•

Arria 10 器件支持的存储器标准 (第178页)

硬核存储控制器功能 (第200页)

Cmd

Dev0

6.7. Arria 10 器件的外部存储器接口体系结构

Arria 10 外部存储器接口解决方案用于提供高性能、速率以及外部存储器接口可靠的实现。而不像

上一代Arria器件的外设I/O， Arria 10 器件采用I/O列。

(24)

Arria 10器件通过使用带软核存储控制器的硬核PHY来支持此外部存储器接口。

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6. Arria 10

器件的外部存储器接口

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图 127.I/O列体系结构

I/O列由I/O bank和一个I/O-AUX模块组成。

IO-AUX

Hard NIOS

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

相关链接

•

Arria 10 外部存储器接口解决方案的关键特性 (第178页)

Arria 10 器件的外部存储器接口I/O管脚 (第180页)

I/O Lane

6.7.1. I/O Bank

硬核IP被组织成垂直I/O bank。这些模块化I/O bank可能连接在一起形成更大的接口。

每个I/O bank包含下列模块：

•

嵌入式硬核控制器

硬核定序器

专用DLL

整数PLL

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198

发送反馈

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

•

OCT校准模块

PHY时钟网络

四个I/O通道

6.7.1.1. 硬存储控制器

图 128.

发送反馈

The Arria 10 hard memory controller is designed for high speed, high performance,

high flexibility, and area efficiency. The hard memory controller supports all the

popular and emerging memory standards including DDR4, DDR3, and LPDDR3.

通过实现高级动态命令和数据重排序算法来实现高性能。此外，本设计还采用高效流水线技术，以

提高存储器带宽的使用以及在保持高速的同时降低延迟。硬核解决方案提供最佳的可用性和较短的

上市时间。控制器内部以及从控制器到PHY的时序因简化时序收敛已被Intel预先关闭。

该控制器体系结构是一种模块化设计，适用于单一I/O bank。这种结构为硬核解决方案提供最佳灵

活性。

•可将每个I/O bank配置成以下路径之一：

—控制路径，以驱动所有用于存储器接口的address/command管脚

—数据路径，以驱动用于DDR型接口的最高32位数据管脚。

•存储控制器可放置在任意位置。

•可将多个bank打包在一起，形成不同宽度（最高 144位）的存储器接口。

为获得更大灵活性，可旁路硬存储控制器，并根据需要使用定制IP。

硬存储控制器体系结构

Sideband

Control

Global Timer

CommandBurstTiming

GeneratorAdapterBank Pool

Arbiter

Burst_gen

ECC / RMW

Data Buffer

Controller

Control

Control MMR

Read / Write Data Buffer

硬存储控制器由以下逻辑块组成：

•Core和PHY接口

•主控制路径

•数据缓冲控制器

•读写数据缓冲器

Intel

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199

2024年10月28日发(作者：劳清舒)

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

5.4.1. Arria 10 器件的GPIO Bank、SERDES和DPA位置

I/O bank位于I/O列。每个I/O bank包含其自身的PLL、DPA和SERDES电路。

要了解关于每种器件封装中可用的模块化I/O bank的详细信息，请参考相关信息。

图 10 GX 160和GX 220器件的I/O Bank

2J3B

图 10 SX 160和SX 220器件的I/O Bank

2J3B

Intel

Arria

10内核架构和通用I/O手册

100

3 V I/O

LVDS I/O

3 V I/O

LVDS I/O

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

图 72.

图 73.

图 74.

发送反馈

Arria 10 GX 270和GX 320器件的I/O Bank

2L3D

2K3C

2J3B

3 V I/O

LVDS I/O

Arria 10 SX 270和SX 320器件的I/O Bank

2L3D

2K3C

2J3B

3 V I/O

LVDS I/O

Arria 10 GX 480器件的I/O Bank

3 V I/O

LVDS I/O

Intel

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101

5. Arria 10

器件的

I/O

和高速

I/O

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图 10 SX 480器件的I/O Bank

3 V I/O

LVDS I/O

图 10 GX 570和GX 660器件的I/O Bank

3 V I/O

LVDS I/O

Intel

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102

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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图 10 SX 570和SX 660器件的I/O Bank

发送反馈

3 V I/O

LVDS I/O

Intel

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103

5. Arria 10

器件的

I/O

和高速

I/O

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图 10 GX 900、GX 1150、GT 900和GT 1150器件的I/O Bank

2L3H

2K3G

2J3F

2H3D

2G3C

2F3B

LVDS I/O

相关链接

•

器件收发器的布局

提供Arria 10器件中关于收发器bank的更多信息。

Arria 10 GX器件的模块化I/O Bank (第108页)

列出了每个Arria 10 GX封装中可用的I/O bank的I/O管脚数。

Arria 10 GT器件的模块化I/O Bank (第111页)

列出了每个Arria 10 GT封装中可用的I/O bank的I/O管脚数。

Arria 10 SX器件的模块化I/O Bank (第112页)

列出了每个Arria 10 SX封装中可用的I/O bank的I/O管脚数。

Arria 10 GX封装的FPGA I/O资源 (第105页)

列出了Arria 10 GX封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10 GT封装的FPGA I/O资源 (第106页)

列出了Arria 10 GT封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10 SX封装的FPGA I/O资源 (第107页)

列出了Arria 10 SX封装中可用的3 V和LVDS I/O缓冲的数量。

Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

Altera GPIO IP内核用户指南

Arria 10 器件的PLL和时钟 (第152页)

•

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10内核架构和通用I/O手册

104

2I3E

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

5.4.2. Arria 10 器件的GPIO缓冲和LVDS通道

5.4.2.1. Arria 10 GX封装的FPGA I/O资源

表 10 GX器件的GPIO缓冲和LVDS通道

•

产品系列

代码

GX 160U19

F27

F29

GX 220U19

F27

F29

GX 270F27

F29

F34

F35

GX 320F27

F29

F34

F35

GX 480F29

F34

F35

GX 570F34

F35

NF40

KF40

GX 660F34

F35

NF40

KF40

GX 900F34

NF40

RF40

NF45

U19封装是一种0.8 mm间距的焊球栅阵列。所有其它的封装是1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

484-pin UBGA

672-pin FBGA

780-pin FBGA

484-pin UBGA

672-pin FBGA

780-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

780-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,932-pin FBGA

3 V I/O

GPIO

LVDS I/O

148

192

240

148

192

240

192

312

336

192

312

336

312

444

348

444

348

540

600

444

348

540

600

504

600

342

768

总数量

196

240

288

196

240

288

240

360

384

240

360

384

360

492

396

492

396

588

696

492

396

588

696

504

600

342

768

120

156

168

156

168

156

222

174

222

174

270

300

222

174

270

300

252

300

154

384

LVDS通道

继续

...

发送反馈

Intel

Arria

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105

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

产品系列

代码

SF45

UF45

GX 1150F34

NF40

RF40

NF45

SF45

UF45

封装

类型

1,932-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,932-pin FBGA

3 V I/O

GPIO

LVDS I/O

624

480

504

600

342

768

624

480

总数量

624

480

504

600

342

768

624

480

LVDS通道

312

240

252

300

154

384

312

240

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

列出了每个Arria 10 GX封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

5.4.2.2. Arria 10 GT封装的FPGA I/O资源

表 10 GT器件的GPIO缓冲和LVDS通道

•

产品系列

代码

GT 900

GT 1150

SF45

SF45封装是一种1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

1,932-pin FBGA

3 V I/O

GPIO缓冲

LVDS I/O

624

总数量

624

312

LVDS通道

相关链接

•

Arria 10 GT器件的模块化I/O Bank (第111页)

列出了每个Arria 10 GT封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

Intel

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106

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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5.4.2.3. Arria 10 SX封装的FPGA I/O资源

表 10 SX器件的GPIO缓冲和LVDS通道

•

产品系列

代码

SX 160U19

F27

F29

SX 220U19

F27

F29

SX 270F27

F29

F34

F35

SX 320F27

F29

F34

F35

SX 480F29

F34

F35

SX 570F34

F35

NF40

KF40

SX 660F34

F35

NF40

KF40

U19封装是一种0.8 mm间距的焊球栅阵列。所有其它的封装是1.0 mm间距的焊球栅阵列。

LVDS通道数不包括专用的时钟管脚。

封装

类型

484-pin UBGA

672-pin FBGA

780-pin FBGA

484-pin UBGA

672-pin FBGA

780-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

672-pin FBGA

780-pin FBGA

1,152-pin FBGA

780-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

1,152-pin FBGA

1,517-pin FBGA

3 V I/O

GPIO缓冲

LVDS I/O

148

192

240

148

192

240

192

312

336

192

312

336

312

444

348

444

348

540

600

444

348

540

600

总数量

196

240

288

196

240

288

240

360

384

240

360

384

360

492

396

492

396

588

696

492

396

588

696

120

156

168

156

168

156

222

174

222

174

270

300

222

174

270

300

LVDS通道

相关链接

•

Arria 10 SX器件的模块化I/O Bank (第112页)

列出了每个Arria 10 SX封装中可用的I/O bank的I/O管脚数。

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 器件中的I/O和差分I/O缓冲 (第95页)

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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5.4.3. Arria 10 器件的I/0 Bank组

Arria 10 器件中的I/O管脚以模块化I/O bank组的形式进行组织：

•

模块化I/O bank有独立的供电，使得每个bank可以支持不同的I/O标准。

每个模块化I/O bank可以支持使用相同电压的多个I/O标准。

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

Arria 10 GT器件的模块化I/O Bank (第111页)

Arria 10 SX器件的模块化I/O Bank (第112页)

5.4.3.1. Arria 10 GX器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 GX

器件系列的器件封装的I/O管脚的总数量。

表 10 GX 160和GX 220器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

U19

—

196

GX 160

F27

—

240

F29

288

U19

—

196

GX 220

F27

—

240

F29

288

表 10 GX 270和GX 320器件的模块化I/O Bank

产品系列

封装

F27

总数量

—

240

F29

360

GX 270

F34

384

F35

384

F27

—

240

F29

360

GX 320

F34

384

F35

384

I/O Bank

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5. Arria 10

器件的

I/O

和高速

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表 10 GX 480器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

F29

—

360

GX 480

F34

492

F35

—

396

表 10 GX 570和GX 660器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

492

F35

—

396

GX 570

NF40

—

588

KF40

696

F34

—

492

F35

—

396

GX 660

NF40

—

588

KF40

696

I/O Bank

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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表 10 GX 900器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

504

NF40

—

600

RF40

—

342

GX 900

NF45

768

SF45

—

624

UF45

—

480

I/O Bank

表 10 GX 1150器件的模块化I/O Bank

产品系列

封装

F34

—

NF40

—

RF40

—

GX 1150

NF45

SF45

—

UF45

—

I/O Bank

继续

...

Intel

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5. Arria 10

器件的

I/O

和高速

I/O

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产品系列

封装

总数量

F34

—

504

NF40

600

RF40

—

342

GX 1150

NF45

768

SF45

624

UF45

—

480

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GX封装的FPGA I/O资源 (第105页)

Arria 10 器件的I/0 Bank组 (第108页)

指南：Altera LVDS SERDES IP内核实例 (第172页)

5.4.3.2. Arria 10 GT器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 GT

器件系列的器件封装的I/O管脚的总数量。

表 10 GT 900和GT 1150器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

GT 900

SF45

624

GT 1150

SF45

624

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GT封装的FPGA I/O资源 (第106页)

Arria 10 器件的I/0 Bank组 (第108页)

发送反馈

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5. Arria 10

器件的

I/O

和高速

I/O

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•指南：Altera LVDS SERDES IP内核实例 (第172页)

5.4.3.3. Arria 10 SX器件的模块化I/O Bank

下表列出了可用的I/O bank、每个bank中I/O管脚的总数量以及每种产品系列和 Arria 10 SX

器件系列的器件封装的I/O管脚的总数量。

表 10 SX 160和SX 220器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

总数量

U19

—

196

SX 160

F27

—

240

F29

288

U19

—

196

SX 220

F27

—

240

F29

288

表 10 SX 270和SX 320器件的模块化I/O Bank

产品系列

封装

F27

总数量

—

240

F29

360

SX 270

F34

384

F35

384

F27

—

240

F29

360

SX 320

F34

384

F35

384

I/O Bank

表 10 SX 480器件的模块化I/O Bank

产品系列

封装

I/O Bank2A

F29

—

SX 480

F34

F35

继续

...

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5. Arria 10

器件的

I/O

和高速

I/O

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产品系列

封装

总数量

F29

—

360

SX 480

F34

492

F35

—

396

表 10 SX 570和SX 660器件的模块化I/O Bank

产品系列

封装

F34

总数量

—

492

F35

—

396

SX 570

NF40

—

588

KF40

696

F34

—

492

F35

—

396

SX 660

NF40

—

588

KF40

696

I/O Bank

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 SX封装的FPGA I/O资源 (第107页)

Arria 10 器件的I/0 Bank组 (第108页)

指南：Altera LVDS SERDES IP内核实例 (第172页)

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5. Arria 10

器件的

I/O

和高速

I/O

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5.4.4. Arria 10器件的I/O纵向移植

图 10产品系列之间的移植能力

•

箭头表示移植路径。包含在每条纵向移植路径中的器件呈阴影。相同路径中有更少资源的器件呈更浅的阴影。

为了在同一移植路径的产品系列中实现完整的I/O移植，可限制I/O和收发器的使用，以最低的I/O和收发器数量相匹配

产品系列。

源器件中的一个LVDS I/O bank可能被映射到目标器件的3 V I/O bank。要使用高于533 MHz的存储器接口时钟频

率，请为外部存储器接口管脚分配在两种器件中都是LVDS I/O的bank。

在同一封装类型的一些产品系列之间可能会有0.15 mm的封装高度差。

一些移植路径没有显示在Quartus Prime软件的Pin Migration View中。

器件系列

产品

型号

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

U19F27F29F34

封装

F35KF40NF40RF40NF45SF45UF45

Arria 10 GX

Arria 10 GT

Arria 10 SX

注意

: 要验证管脚移植能力，请使用Quartus Prime软件Pin Planner的Pin Migration View。

相关链接

•

验证管脚移植兼容性 (第114页)

移植分配到另一个目标器件

提供了关于纵向I/O移植的更多信息。

5.4.4.1. 验证管脚移植兼容性

可使用Quartus Prime软件Pin Planner中的Pin Migration View窗口辅助验证管脚分配是

否成功移植到其他器件中。可在使用同一器件封装时，纵向移植到具有不同密度的器件，或在不同

密度和球数的封装间进行移植。

打开Assignments > Pin Planner并创建管脚分配。

如有需要，可执行下列选项之一，使用设计中的节点名称填充Pin Planner：

—

Analysis & Elaboration（分析&拟订）

Analysis & Synthesis（分析&综合）

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器件的

I/O

和高速

I/O

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—

Fully compile the design（完全编译设计）

然后，在菜单上，点击View > Pin Migration View。

选择或更改移植器件：

点击Device打开Device对话框。

Migration compatibility下点选Migration Devices。

右键点击 Pin Migration View窗口中任意位置，并选择Show Columns。

然后，点击要显示的管脚功能。

显示关于该管脚更多的信息：

如果仅查看至少一个移植器件中的管脚与移植结果中相应管脚的不同功能，则打开Show

migration differences。

点击 Pin Finder打开Pin Finder对话框，以查找并突出显示具有特定功能的管脚。

如果仅在Pin Finder对话框中查看因最近查询而突显的管脚，则打开Show only

highlighted pins。

将管脚移植信息导出到Comma-Separated Value文件（.csv），请点击Export。

相关链接

•

Arria 10器件的I/O纵向移植 (第114页)

移植分配到另一个目标器件

提供了关于纵向I/O移植的更多信息。

5.5. Arria 10 器件的体系结构和I/O的一般功能

Arria 10 器件中的I/O单元结构 (第115页)

Arria 10 器件的I/O管脚特性 (第117页)

Arria 10 器件的可编程IOE的特性 (第118页)

Arria 10 器件的片上I/O匹配 (第123页)

Arria 10 器件的外部I/O匹配 (第132页)

5.5.1. Arria 10 器件中的I/O单元结构

在 Arria 10 器件中的I/O单元（IOE）包含双向I/O缓冲器和I/O寄存器，以支持完全嵌入式双

向单倍数据速率（SDR）或双倍数据速率（DDR）的传送。

IOE位于 Arria 10 器件内核架构的I/O列中。

Arria 10 SX器件还具有用于HPS的IOE。

GPIO IOE寄存器由DDR寄存器、半速率寄存器以及输入、输出和输出使能（

）路径的发送器

延迟链组成：

•

可从组合式路径或寄存路径中获取数据。

只有内核时钟为数据提供时钟。

从内核布线的半速率时钟对半速率寄存器提供时钟。

内核的全速率时钟对全速率寄存器提供时钟。

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5. Arria 10

器件的

I/O

和高速

I/O

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5.5.1.1. Arria 10 器件的I/O Bank体系结构

在每个I/O bank中，有4个I/O通道，每个通道含有12个I/O管脚。除了I/O通道，每个I/O

bank也包含专用的电路，包括I/O PLL、DPA模块、SERDES、硬核存储控制器和I/O序列器。

图 80.I/O Bank结构

LVDS I/O Buffer Pair

2L3H

LVDS I/O Buffer Pair

I/O Center

SERDES & DPA

I/O CLK

I/O Lane

2K3G

I/O Lane

2J3F

I/O DLL

OCT

2I3E

I/O PLL

2H3D

Hard Memory Controller

and

PHY Sequencer

SERDES & DPA

2G3C

2F3B

LVDS I/O Buffer Pair

I/O Lane

相关链接

指南：VREF资源和VREF管脚 (第169页)

介绍了与I/O通道相关的VREF限制。

5.5.1.2. Arria 10 器件的I/O缓冲器和寄存器

I/O寄存器由用于处理管脚至内核的数据的输入路径、用于处理内核至管脚的数据的输出路径和用

于处理

信号至输出缓冲的输出使能(

)路径组成。这些寄存器实现更快的源同步(source-

synchronous)寄存器到寄存器(register-to-register)的传输和重同步。

输入和输出路径包含下面的模块：

•

输入寄存器 — 支持从外设到内核传输半/全速率数据，并支持从I/O缓冲器中采集双倍或单倍

数据速率的数据。

输出寄存器 — 支持从内核到外设传输半/全速率数据，并支持将双倍或单倍数据速率的数据传

输到I/O缓冲器。

寄存器 — 支持从内核到外设传输半速率或全速率数据，并支持将单速率的数据传输到I/O

缓冲器。

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5. Arria 10

器件的

I/O

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I/O

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输入和输出路径也支持下面的功能：

•

图 81.

时钟使能。

异步或同步复位。

输入和输出路径的旁路模式。

输入和输出路径上的延迟链。

Arria 10 器件的IOE结构

该图显示了 Arria 10 FPGA的IOE结构。

Core

OE from Core

Bypass Mode from Core

Write Data from Core

GPIO

Path

Output

Path

Input

Path

IO_OE

Delay Chain

IO_OUT

Delay Chain

IO_IN

Delay Chain

Buffer

Read Data to Core

Bypass Mode to Core

5.5.2. Arria 10 器件的I/O管脚特性

开漏输出 (第117页)

总线保持电路 (第117页)

弱上拉电阻 (第118页)

5.5.2.1. 开漏输出

每个I/O管脚的可选开漏输出相当于一个集电极开路输出。如果它被配置为开漏，那么输出逻辑值

为高阻或者逻辑低电平。

使用一个外部电阻将信号上拉到逻辑高电平。

5.5.2.2. 总线保持电路

每个I/O管脚提供一个仅在配置完成后才有效的可选总线保持功能。当器件进入用户模式时，总线

保持电路采集配置最后出现的在管脚上的值。

总线保持电路使用一个额定阻值(R

)大约为7 kΩ的电阻，将信号电平弱拉至管脚最后驱动的状

态。总线保持电路将保持该管脚的状态直到出现下一个输入信号。由此，当总线处于三态时，您不

需要外部上拉或者下拉电阻来保持信号电平。

对于每个I/O管脚，可以单独地指定总线保持电路将非驱动管脚拉离输入阈值电压 — 因为噪声能够

导致意外的高频切换。为了防止过度驱动信号，总线保持电路驱动的I/O管脚的电压电平低于

CCIO

电平。

如果使能了总线保持功能，那么将不能使用可编程上拉选项。要配置差分信号的I/O管脚，请禁用

总线保持功能。

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5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

5.5.2.3. 弱上拉电阻

每个I/O管脚在用户模式期间都提供了一个可选的可编程上拉电阻。该上拉电阻，通常为25 kΩ，

将I/O微弱地保持到V

CCIO

电平。

Arria 10 器件仅在用户I/O管脚上支持可编程的弱上拉电阻，但在专用配置管脚、专用时钟管脚或

者JTAG管脚上不支持。

如果使能该选项，那么不能使用总线保持功能。

5.5.3. Arria 10 器件的可编程IOE的特性

表 10可编程IOE功能设置和约束名称

性能设置条件

使用R

OCT功能时禁用。

—

Quartus Prime

约束名称

摆率控制

I/O延迟

0 (慢)， 1 (快速)。默认值是

1。

请参考器件手册

SLEW_RATE

INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

AUTO_OPEN_DRAIN_PINS

ENABLE_BUS_HOLD_CIRCUI

TRY

WEAK_PULL_UP_RESISTOR

PROGRAMMABLE_PREEMPHAS

PROGRAMMABLE_VOD

开漏输出

总线保持

On，Off。默认值是Off。

—

使用弱上拉电阻功能时禁用。

弱上拉电阻

预加重

On，Off。默认值是Off。

0 (禁用)，1 (使能)，默认为1。

使用总线保持功能时禁用。

—

差分输出电压0 (低)，1 (中低)，2 (中高)，3

(高)。默认为2。

—

表 10可编程IOE特性I/O缓冲器类型和I/O标准支持

该表列出了支持可编程IOE功能的I/O缓冲器类型和I/O标准。有关每种I/O缓冲器类型可用的I/O标准的更多信息，请参考

相关链接

•

可编程IOE延迟

可编程电流强度 (第119页)

可编程的输出摆率控制 (第121页)

可编程IOE延迟 (第121页)

可编程开漏输出 (第121页)

可编程预加重 (第121页)

可编程差分输出电压 (第122页)

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

列出了LVDS I/O和3 V I/O缓冲支持的I/O标准。

Arria 10 器件的HPS I/O所支持的I/O标准 (第97页)

列出了HPS I/O缓冲器支持的I/O标准。

5.5.3.1. 可编程电流强度

您可以通过修改电流驱动强度来减少远距离传输线路或者传统背板造成的高信号衰减影响。

注意

: 要使用可编程电流强度，必须在Quartus Prime软件中指定电流强度约束。如果没有明确的约束，

Quartus Prime软件就会使用这些预定义的默认值：

•

所有HSTL和SSTL Class I以及所有非电压参考I/O标准 — 50 Ω无校准的R

OCT

所有HSTL和SSTL Class II I/O标准 — 25 Ω无校准的R

OCT

POD12 I/O标准 — 34 Ω无校准的R

OCT

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表 10 器件的可编程电流强度设置

每个 Arria 10 器件I/O管脚上的输出缓冲对于下表列出的I/O标准有一个可编程电流强度控制。

I/O标准I

/ I

电流强度设置(mA)或者DDR3 OCT设置

(Ω)

(默认设置以粗体表示)

在HPS中支持

(仅适用于SoC器件)

(7)

3.0 V LVTTL/3.0 V CMOS

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-135 Class I

SSTL-135 Class II

SSTL-125 Class I

SSTL-125 Class II

SSTL-12 Class I

SSTL-12 Class II

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

SSTL-135 Class I

差分SSTL-135 Class II

差分SSTL-125 Class I

差分SSTL-125 Class II

差分SSTL-12 Class I

差分SSTL-12 Class II

差分POD12

16, 12, 8, 4

12, 10, 8, 6, 4, 2

8, 6, 4, 2

12, 10, 8, 6, 4

16, 12, 10, 8, 6, 4

12, 10, 8, 6, 4

16, 12, 10, 8, 6, 4

16, 12, 8, 4

12, 10, 8, 6, 4, 2

—

12, 10, 8, 6, 4

8, 16

12, 10, 8, 6, 4

8, 16

—

12, 10, 8, 6, 4

—

注意

: Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳电流强度设置。

(7)

HPS的可编程电流强度信息是初步信息。

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器件的

I/O

和高速

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5.5.3.2. 可编程的输出摆率控制

每个普通和双功能I/O管脚的输出缓冲中可编程的输出摆率控制可进行如下配置：

•

快速摆率 — 对高性能系统提供高速跳变。

慢速摆率 — 有助于降低系统的噪声和串扰，但会在上升和下降沿上添加微小的延迟。

由于每个I/O管脚包含一个摆率控制，因此您可以逐一对管脚指定摆率。

注意

: Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳摆率设置。

5.5.3.3. 可编程IOE延迟

通过启用可编程IOE延迟来确保零保持时间，最小化建立时间，或者增加时钟到输出

(clock-to-output)时间。这有助于增加读写时序裕量，因为它最小化了总线中信号之间的不确定

性。

每个管脚从管脚到输入(pin-to-input)寄存器都有一个不同的输入延时，或者从

寄存器到输出(register-to-output)管脚都有一个不同的输出延时，来保证进出器件的一组总线中

的信号具有相同的延时。

•

在输出和

路径中，存在50 ps延时和最大800 ps的输出和

延时。

在输入路径中，有两个50 ps增量时和最大3.2 ns的输入延时。

要了解关于可编程IOE延迟规范的详细信息，请参阅器件数据表。

相关链接

可编程IOE延迟

5.5.3.4. 可编程开漏输出

当logic-to-pin处于高电平时，开漏输出对输出提供高阻抗状态。如果logic-to-pin处于低电平，

输出则为低阻抗状态。

可以附加几个开漏输出到线上。这种连接方式与一个逻辑OR功能相似，通常被称为active-low

wired-OR电路。如果至少一个输出处于逻辑0状态(active)，那么电路会吸收电流并将电线带至

低电平。

如果连接多个器件至一个总线，就可以使用开漏输出。例如，可以将开漏输出用于系统级控制信

号，该系统级控制信号可以被任何器件置位或者作为一个中断信号。

可以使用下面的其中一种方法使能开漏输出分配：

•

使用OPNDRN原语设计三态缓冲器。

打开Quartus Prime软件中的Auto Open-Drain Pins选项。

虽然没有使能这一选项分配也可以设计开漏输出，但是也将无法使用I/O缓冲器的开漏输出功能。

I/O缓冲器中的开漏输出功能提供了OE到输出的最佳传播延时。

5.5.3.5. 可编程预加重

设置和驱动器输出阻抗对高速传输信号的输出电流限制进行设置。在高频率时，在下一个沿到

达前，摆率或许不够快达到V

电平，从而产生一个固定模式抖动(pattern-dependent jitter)。

通过预加重，信号变化时，输出电流能迅速提升，从而增大输出摆率。

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和高速

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预加重提升输出信号高频分量的振幅，从而有助于补偿传输线上的频率相关衰减。与信号反射导致

的过冲不同，由额外电流导致的过冲仅发生在状态发生变化切换期间来增大输出摆率，并且没有振

铃。所需的预加重数量取决于传输线上的高频分量衰减。

图 82.可编程预加重

该图显示了带预加重的LVDS输出。

电压从预加重

中提升

OUT

差分输出电压

(峰–峰)

表 s Prime软件Assignment Editor — 可编程预加重

该表列出了Quartus Prime软件Assignment Editor中可编程预加重的约束名及其可能的值。

域约束

Assignment name

Allowed values

tx_out

可编程预加重

0 (禁用)，1 (使能)，默认为1。

5.5.3.6. 可编程差分输出电压

可编程V

设置使您能够调节输出眼高，以优化走线长度及功耗。较高的V

摆动可提高接收器端

的电压容限，而较小的V

摆动可降低功耗。通过修改Quartus Prime软件Assignment Editor

中的V

设置，能够静态地调节差分信号的V

。

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图 83.差分V

该图显示了差分LVDS输出的V

。

单端波形

Positive Channel (p)

Negative Channel (n)

Ground

差分波形

(diff peak - peak) = 2 x V

(single-ended)

p - n = 0 V

表 s Prime软件的Assignment Editor — 可编程V

该表列出了Quartus Prime软件Assignment Editor中可编程V

的约束名以及可能的值。"0"仅适用于RSDS和mini-

LVDS I/O标准，不适用于LVDS I/O标准。

域约束

Assignment name

Allowed values

tx_out

可编程差分输出电压(V

)

0 (低)，1 (中低)，2 (中高)，3 (高)。默认为2。

5.5.4. Arria 10 器件的片上I/O匹配

串行(R

)和并行(R

) OCT提供了I/O阻抗匹配和匹配性能。OCT维持信号质量，节省电路板空

间，并降低外部组件成本。

Arria 10 器件支持所有FPGA和HPS I/O bank中的OCT。对于3 V和HPS I/O，I/O仅支持不

带校准的OCT。

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图 84.单端匹配(R

和R

)

下图显示了 Arria 10 器件所支持的单端匹配方案。R

和R

动态地进行并行匹配，并且仅在器件接收时被使能。在双向应用

中，R

和R

在器件接收时自动打开，并且在器件驱动时自动关闭。

驱动器件

CCIO

接收器件

CCIO

2 × R

= 50 Ω

REF

2 × R

GND

2 × R

GND

表 53.

方向

Arria 10 器件中支持的OCT方案

OCT方案

LVDS I/O

I/O类型支持

3 V I/O

—

Yes

—

Yes

HPS I/O

—

Yes

—

Yes

输出带校准的R

OCT

无校准的R

OCT

Yes

输入带校准的R

OCT

OCT (仅适用于LVDS I/O标准)

双向动态R

OCT和R

OCT

相关链接

•

Altera OCT IP内核用户指南

Arria 10 器件中不带校准的RS OCT (第124页)

Arria 10 器件中带校准的RS OCT (第126页)

Arria 10 器件中带校准的RT OCT (第128页)

动态OCT (第130页)

差分输入（RD OCT） (第131页)

Arria 10 器件中的OCT校准模块 (第132页)

5.5.4.1. Arria 10 器件中不带校准的R

OCT

Arria 10 器件支持单端和电压参考I/O标准中的R

OCT。不带校准的R

OCT仅支持输出。

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表 54.不带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上未校准OCT的输出匹配设置。

I/O标准器件类型支持未校准的OCT (输出)

(Ω)

3.0 V LVTTL/3.0 V LVCMOS

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

SSTL-135

SSTL-125

SSTL-12

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

GX, SX

全部

25/50

34、40

40, 60, 120, 240

34、40、48、60

34.3, 40, 48, 60, 80

34、40

40, 60, 120, 240

34、40、48、60

继续

...

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和高速

I/O

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I/O标准器件类型支持未校准的OCT (输出)

(Ω)

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

全部

34.3, 40, 48, 60, 80

驱动器阻抗匹配对I/O驱动器提供受控输出阻抗，其高度匹配传输线路阻抗。这样，极大地减少

PCB走线上的信号反射。

如果选择匹配阻抗，就不能选择电流强度。

图 85.不带校准的R

OCT

该图显示了R

作为输出晶体管固有的阻抗。

驱动器

串行匹配

CCIO

接收

器件

= 50 Ω

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.2. Arria 10 器件中带校准的R

OCT

Arria 10 器件在所有LVDS I/O bank中支持带校准R

OCT。

表 55.带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上校准OCT的输出匹配设置。

I/O标准器件类型支持

(Ω)

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

全部

25, 50

校准的OCT (输出)

RZQ

(Ω)

100

继续

...

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I/O

和高速

I/O

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I/O标准器件类型支持

(Ω)

校准的OCT (输出)

RZQ

(Ω)

100

240

100

240

100

240

100

240

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

全部

25, 50

34, 40

SSTL-135

SSTL-125

SSTL-12

POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

全部

34, 40

40, 60, 120, 240

34, 40, 48, 60

34, 40, 48, 60, 80

25, 50

34, 40

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

全部

34, 40

40, 60, 120, 240

34, 40, 48, 60

34, 40, 48, 60, 80

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器件的

I/O

和高速

I/O

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OCT校准电路将I/O缓冲器的总阻抗与连接到

RZQ

管脚的外部参考电阻进行比较，并且动态地

使能或者禁用晶体管直到它们匹配。

校准发生在器件配置的最后阶段。当校准电路找到正确的阻抗时，它会掉电并停止更改驱动器的特

性。

图 86.带校准的R

OCT

该图显示了R

作为输出晶体管固有的阻抗。

驱动器

串行匹配

CCIO

接收

器件

= 50 Ω

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.3. Arria 10 器件中带校准的R

OCT

Arria 10 器件支持所有LVDS I/O bank(而不是3 V I/O bank)中带校准的R

OCT。带校准的

OCT仅适用于输入和双向管脚的配置。输出管脚配置不支持带校准的R

OCT。如果使用R

OCT，那么bank上的V

CCIO

必须与使能R

OCT的管脚的I/O标准相匹配。

表 56.带校准的R

OCT的可选I/O标准

该表列出了差分I/O标准上校准OCT的输入匹配设置。

I/O标准器件类型支持

(Ω)

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

SSTL-15

SSTL-135

SSTL-125

SSTL-12

POD12

全部

30, 40, 60,120

30, 40, 60, 120

60, 120

34, 40, 48, 60, 80, 120, 240

校准的OCT (输入)

RZQ (Ω)

100

240

继续

...

Intel

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器件的

I/O

和高速

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I/O标准器件类型支持

(Ω)

校准的OCT (输入)

RZQ (Ω)

100

240

100

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

差分SSTL-135

差分SSTL-125

差分SSTL-12

差分POD12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

全部

30, 40, 60,120

30, 40, 60, 120

60, 120

34, 40, 48, 60, 80, 120, 240

OCT校准电路将I/O缓冲器的总阻抗与连接到

RZQ

管脚的外部电阻进行比较。该电路动态地使

能或者禁用晶体管直到I/O缓冲器的总阻抗与外部电阻相匹配。

校准产生在器件配置的最后阶段。当校准电路找到正确的阻抗时，它会掉电并停止更改驱动器的特

性。

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图 87.带校准的R

OCT

发送器接收器

CCIO

2 × R

= 50 Ω

REF

2 × R

GND

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.4. 动态OCT

根据数据方向对信号完整性进行优化，动态OCT对于匹配高性能双向路径是非常有用的。动态

OCT也有助于节省功耗，因为器件匹配是仅在输入操作期间开启的内部 — 匹配，从而使用更少的

静态功耗。

注意

: 如果将HSUL-12、SSTL-12、SSTL-15、SSTL-135以及SSTL-125 I/O标准和DDR3存储器接

口一起使用， Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了

外部匹配电阻使用的数量。

基于双向I/O的动态OCT

使能或禁用动态R

OCT或者R

OCT是基于双向I/O用作接收器或是驱动器而定的。

动态OCT双向I/O

作为接收器使用

作为驱动器使用

状态

使能

禁用

使能

表 57.

动态R

OCT

动态R

OCT作为接收器使用

作为驱动器使用

Intel

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130

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器件的

I/O

和高速

I/O

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图 10 器件中的动态R

OCT

CCIO

发送器

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

FPGA OCT

CCIO

接收器

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

FPGA OCT

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

CCIO

接收器

100 Ω

GND

FPGA OCT

CCIO

50 Ω

发送器

100 Ω

GND

FPGA OCT

50 Ω

5.5.4.5. 差分输入（R

OCT）

Arria 10 器件中的所有I/O管脚和专用时钟输入管脚都支持片上差分匹配，R

OCT。 Arria 10

器件在每个差分接收通道上均提供一个100 Ω片上差分匹配选项以用于LVDS标准。

您可以在Quartus Prime软件的Assignment Editor中使能片上匹配。

图 89.片上差分I/O匹配

LVDS

发送器

= 50 Ω

片上100 Ω匹配

的差分接收器

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器件的

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和高速

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表 s Prime软件的Assignment Editor — 片上差分匹配

该表列出 Quartus Prime 软件Assignment Editor中片上差分匹配的约束名称。

域约束

Assignment name

Value

rx_in

Input Termination

Differential

相关链接

Arria 10 器件的片上I/O匹配 (第123页)

5.5.4.6. Arria 10 器件中的OCT校准模块

可使用相同I/O列中的任何I/O bank的OCT校准模块校准OCT。包含OCT校准模块的I/O

bank必须具有与I/O bank的OCT相同的V

CCIO

。

如果I/O标准使用相同的V

CCIO

电源电压，则可将同一I/O bank中的RS

和R

OCT用于不同的

I/O标准。您不能对同一I/O缓冲器进行R

OCT和可编程电流强度配置。

OCT校准处理使用给定I/O bank中每个校准模块的可用

RZQ

管脚进行串行和并行校准匹配：

•

RZQ管脚中每个OCT校准模块含有一个相关联的

240 Ω

外部基准电阻。

通过外部100 Ω或

240 Ω

电阻器（取决于R

或R

OCT值）将RZQ管脚连接到

GND。

RZQ

管脚与其所在的I/O bank共享相同V

CCIO

电源电压。

如果您不使用校准电路，则RZQ管脚为两用I/O管脚，并用作通用I/O管脚。

除专用配置管脚以外， Arria 10 器件支持所有LVDS I/O管脚上的已校准R

和已校准R

OCT。

相关链接

•

Altera OCT IP内核用户指南

Arria 10 器件的片上I/O匹配 (第123页)

5.5.5. Arria 10 器件的外部I/O匹配

表 59.不同I/O标准的外部匹配方案

I/O标准

2.5 V LVCMOS

1.8 V LVCMOS

1.5 V LVCMOS

1.2 V LVCMOS

SSTL-18 Class I

SSTL-18 Class II

SSTL-15 Class I

SSTL-15 Class II

单端SSTL I/O标准匹配

不要求外部匹配

外部匹配方案

继续

...

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器件的

I/O

和高速

I/O

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I/O标准

SSTL-15

(8)

SSTL-135

(8)

SSTL-125

(8)

SSTL-12

(8)

POD12

差分SSTL-18 Class I

差分SSTL-18 Class II

外部匹配方案

不要求外部匹配

单端POD I/O标准匹配

差分SSTL I/O标准匹配

差分SSTL-15 Class I

差分SSTL-15 Class II

差分SSTL-15

(8)

差分SSTL-135

(8)

差分SSTL-125

(8)

差分SSTL-12

(8)

差分POD12

1.8 V HSTL Class I

1.8 V HSTL Class II

1.5 V HSTL Class I

1.5 V HSTL Class II

1.2 V HSTL Class I

1.2 V HSTL Class II

HSUL-12

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分1.5 V HSTL Class I

差分HSTL I/O标准匹配

差分1.5 V HSTL Class II

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

LVDS

RSDS

Mini-LVDS

LVPECL

不要求外部匹配

LVDS I/O标准匹配

RSDS/mini-LVDS I/O标准匹配

差分LVPECL I/O标准匹配

不要求外部匹配

单端HSTL I/O标准匹配

差分POD I/O标准匹配

不要求外部匹配

注意

(8)

Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳匹配方案。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使用的数

量。

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5.5.5.1. 单端I/O匹配

基准电压I/O标准需要一个输入V

REF

以及一个匹配电压（V

）。接收器件的基准电压追踪发送器

件的匹配电压。

所支持的I/O标准，例如SSTL-12、SSTL-125、SSTL-135和SSTL-15，通常不需要外部电路

板匹配。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使

用的数量。

注意

图 90.

不能同时使用R

和R

OCT。请参阅相关信息了解更多信息。

SSTL I/O标准匹配

该图显示 Arria 10 器件上SSTL I/O匹配的详细内容。

匹配SSTL Class I

50 Ω

REF

25 Ω

50 Ω

REF

50 Ω

SSTL Class II

25 Ω

外部

板级

匹配

Transmitter

Series OCT 50 Ω

50 Ω

OCT发送

50 Ω

REF

ReceiverTransmitter

Series OCT 25 Ω

50 Ω

REF

50 Ω

Receiver

Transmitter

25 Ω

OCT接收

50 Ω

REF

100 Ω

Transmitter

Series

OCT 50 Ω

双向管脚

中的OCT

GND

FPGA

REF

100 Ω

50 Ω

100 Ω

REF

GND

100 Ω

Receiver

FPGA

Parallel OCT

Transmitter

50 Ω

25 Ω

REF

100 Ω

Receiver

FPGA

Parallel OCT

ReceiverTransmitter

GND

REF

100 Ω

50 Ω

Receiver

100 Ω

Series

OCT 25 Ω

100 Ω

Series

OCT 50 Ω

FPGA

100 Ω

GND

FPGA

REF

GND

100 Ω

Series

OCT 25 Ω

FPGA

Intel

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134

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器件的

I/O

和高速

I/O

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图 I/O标准匹配

该图显示 Arria 10 器件上HSTL I/O匹配的详细内容。

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匹配HSTL Class IHSTL Class II

50 Ω

外部

50 Ω50 Ω

板级

匹配

REF

TransmitterReceiverTransmitterReceiver

Series OCT 50 Ω

Series OCT 25 Ω

50 Ω

OCT发送

50 Ω50 Ω

REF

TransmitterReceiverTransmitterReceiver

FPGA

Parallel OCT

100 Ω

50 Ω

Parallel OCT

100 Ω

OCT接收

50 Ω50 Ω

REF

100 Ω100 Ω

Transmitter

GND

ReceiverTransmitter

GND

Receiver

VVV

Series

OCT 50 Ω

REF

Series

100 Ω100 Ω

REF

OCT 25 Ω

100 Ω

50 Ω50 Ω

双向管脚

中的OCT

100 Ω100 Ω100 Ω100 Ω

GND

Series

REF

OCT 50 Ω

GND

Series

REF

OCT 25 Ω

FPGAFPGAFPGAFPGA

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和高速

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图 I/O标准匹配

该图显示 Arria 10 器件上POD I/O匹配的详细内容。

匹配

Transmitter

POD

CCIO

Receiver

外部

板级

匹配

40 Ω

50 Ω

VREF

CCIO

Transmitter

OCT发送

Series OCT, RS

50 Ω

VREF

40 Ω

Receiver

CCIO

Transmitter

OCT接收

50 Ω

VREF

Receiver

40 Ω

Parallel OCT RT

FPGA

CCIO

双向管脚

中的OCT

Series

OCT RS

Parallel

OCT, RT

50 Ω

VREF

Series OCT RS

CCIO

40 Ω

相关链接

动态OCT (第130页)

5.5.5.2. Arria 10 器件的差分I/O匹配

I/O管脚成对排列以支持差分标准。每个I/O管脚对可支持差分输入和输出缓冲。

Intel

Arria

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136

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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支持的I/O标准，例如Differential SSTL-12、Differential SSTL-15、Differential SSTL-125

和Differential SSTL-135，通常不需要外部电路板匹配。

Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使

用的数量。

相关链接

•

差分HSTL、SSTL、HSUL和POD匹配 (第137页)

LVDS、RSDS和Mini-LVDS匹配 (第139页)

LVPECL匹配 (第139页)

5.5.5.2.1. 差分HSTL、SSTL、HSUL和POD匹配

差分HSTL、SSTL、HSUL和POD输入使用LVDS差分输入缓冲。不过R

支持仅在I/O标准是

LVDS时可用。

差分HSTL、SSTL、HSUL和POD输入不是真差分输出。这些I/O标准使用两个单端输出，其中

第二个输出编程为反转输出。

图 93.差分SSTL I/O标准匹配

该图显示了 Arria 10 器件上差分SSTL I/O标准匹配的详细内容。

匹配差分SSTL Class I

50 Ω

外部

板级

匹配

25 Ω

50 Ω

25 Ω

50 Ω50 Ω

50 Ω

差分SSTL Class II

50 Ω

25 Ω

50 Ω

Transmitter

Series OCT 50 Ω

100 Ω

= 50 Ω

OCT

100 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

GND

ReceiverTransmitter

50 Ω

= 50 Ω

Receiver

Series OCT 25 Ω

100 Ω

50 Ω

100 Ω

= 50 Ω

100 Ω

GND

Transmitter

GND

Receiver

发送反馈

Intel

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137

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和高速

I/O

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图 94.差分HSTL I/O标准匹配

该图显示了 Arria 10 器件上差分HSTL I/O标准匹配的详细内容。

匹配差分HSTL Class I

50 Ω

外部

板级

匹配

50 Ω50 Ω

50 Ω

差分HSTL Class II

50 Ω

Transmitter

100 Ω

= 50 Ω

OCT

100 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

GND

ReceiverTransmitter

50 Ω

= 50 Ω

100 Ω

Transmitter

GND

Receiver

= 50 Ω

100 Ω

GND

100 Ω

Receiver

Series OCT 50 Ω Series OCT 25 Ω

图 95.差分POD I/O标准匹配

该图显示了 Arria 10 器件上差分POD I/O标准匹配的详细内容。

匹配

差分POD

CCIO

40 Ω

50 Ω

40 Ω

外部

板级

匹配

50 Ω

TransmitterReceiver

Series OCT R

CCIO

Parallel OCT, R

= 50 Ω

OCT

= 50 Ω

CCIO

TransmitterReceiver

相关链接

Arria 10 器件的差分I/O匹配 (第136页)

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5.5.5.2.2. LVDS、RSDS和Mini-LVDS匹配

所有I/O bank都具有支持真LVDS、RSDS和mini-LVDS I/O标准的专用电路，通过使用真

LVDS输出缓冲器而非电阻器网络。

图 I/O标准匹配

该图显示LVDS I/O标准匹配。片上差分电阻在所有I/O bank中可用。

匹配

Differential Outputs

LVDS

Differential Inputs

外部

板级

匹配

50 Ω

100 Ω

50 Ω

Differential OutputsDifferential Inputs

OCT

OCT接收器

(真LVDS输出)

50 Ω

100 Ω

50 Ω

Receiver

相关链接

•

差分I/O标准规范

国家半导体公司 ()

要了解关于RSDS I/O标准的详细信息，请参考国家半导体公司网页上的 RSDS

规范

部

分。

Arria 10 器件的差分I/O匹配 (第136页)•

5.5.5.2.3. LVPECL匹配

Arria 10 器件仅在输入时钟管脚中支持LVPECL I/O标准：

•

使用LVDS输入缓冲器支持LVPECL输入操作。

不支持LVPECL输出操作。

如果输出缓冲器的LVPECL 共模电压与LVPECL输入共模电压不匹配，就使用交流(AC)耦合。

注意

: Intel建议使用IBIS模式来验证LVPECL AC/DC耦合匹配。

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图交流耦合匹配

LVPECL

输出缓冲

LVPECL

输入缓冲

0.1 µF

= 50 Ω

0.1 µF

= 50 Ω

ICM

50 Ω

如果LVPECL输出共模电压在 Arria 10 LVPECL输入缓冲器规格范围之内，那么直流(DC)耦合

LVPECL可用。

图直流耦合匹配

LVPECL

输出缓冲

LVPECL

输入缓冲

= 50 Ω

100 Ω

= 50 Ω

有关V

ICM

规范的信息，请参考器件数据表。

相关链接

•

差分I/O标准规范

Arria 10 器件的差分I/O匹配 (第136页)

5.6. Arria 10 器件的高速源同步SERDES和DPA

Arria 10 器件中的高速差分I/O接口和DPA功能对单端I/O提供优势，并在实现总体系统带宽中

发挥了作用。 Arria 10 器件支持LVDS、mini-LVDS和RSDS差分I/O标准。

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图 99.高速差分I/O支持的I/O Bank

下图显示了 Arria 10 器件中高速差分I/O支持的I/O bank。

LVDS I/Os

I/Os with Dedicated

SERDES Circuitry

LVDS Interface

with 'Use External PLL'

Option Enabled

相关链接

•

Arria 10 器件的FPGA I/O所支持的I/O标准 (第96页)

提供了关于所支持的差分I/O标准的信息。

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

Arria 10 GX封装的FPGA I/O资源 (第105页)

提供了LVDS通道数。

Arria 10 GT封装的FPGA I/O资源 (第106页)

提供了LVDS通道数。

Arria 10 SX封装的FPGA I/O资源 (第107页)

提供了LVDS通道数。

Altera LVDS SERDES IP内核用户指南

LVDS Interface

with 'Use External PLL'

Option Disabled

5.6.1. SERDES电路

Arria 10器件的每个LVDS I/O通道含有内置串化器/解串器(SERDES)电路，支持高速LVDS接

口。通过对SERDES电路进行配置可以支持源同步通信协议，如RapidIO

、XSBI、串行外设接

口(SPI)以及异步协议。

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I/O

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图 100.

SERDES

该图显示了发送器和接收器数据路径的连接信号的LVDS SERDES电路的发送器和接收器的结构图。它显示了发送器和接收器

之间一个共享的PLL。如果发送器和接收器没有共享同一个PLL，则需要两个I/O PLL。在单数据速率(SDR)和双数据速率

(DDR)模式中，数据位宽分别为1和2位。

Serializer

tx_in

位

最大

数据宽度

DIN

DOUT

IOE

IOE supports SDR, DDR, or non-registered datapath

–

LVDS Transmitter

tx_out

tx_coreclock

(load_enable, fast_clock, tx_coreclock)

IOE supports SDR, DDR, or non-registered datapath

rx_out

IOE

Bit Slip

DOUT

DIN

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

FPGA

Fabric

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock)

Clock Mux

DPA

时钟域

LVDS

时钟域

(load_enable,

fast_clock, rx_coreclock)

fast_clock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock / tx_inclock

Altera LVDS SERDES发送器和接收器需要来自I/O PLL的多种时钟和加载使能信号。Quartus

Prime软件会自动配置PLL设置，并根据输入参考时钟和所选择的数据速率生成多种时钟和加载使

能信号。

注意

: 要了解 Arria 10 器件所支持的最高数据速率的更多信息，请参考器件概述。

相关链接

•

Arria 10器件概述，特性汇总

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.2. Arria 10 器件中支持的SERDES I/O标准

这些表格列出了SERDES接收器的发送器以及相应的Quartus Prime软件约束值支持的I/O标

准。SERDES接收器和发送器也支持所有差分HSTL、差分HSUL和差分SSTL I/O标准。

表接收器I/O标准支持

I/O标准

真LVDS

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

Quartus Prime软件的约束(Assignment)值

LVDS

Differential 1.2-V HSTL Class I

Differential 1.2-V HSTL Class II

Differential 1.2-V HSUL

继续

...

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I/O标准

差分SSTL-12

差分SSTL-125

差分SSTL-135

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分SSTL-15

差分SSTL-15 Class I

差分SSTL-15 Class II

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分POD12

Quartus Prime软件的约束(Assignment)值

Differential 1.2-V SSTL

Differential 1.25-V SSTL

Differential 1.35-V SSTL

Differential 1.5-V HSTL Class I

Differential 1.5-V HSTL Class II

Differential 1.5-V SSTL

Differential 1.5-V SSTL Class I

Differential 1.5-V SSTL Class II

Differential 1.8-V HSTL Class I

Differential 1.8-V HSTL Class II

Differential 1.8-V SSTL Class I

Differential 1.8-V SSTL Class II

Differential 1.2-V POD

表发送器I/O标准支持

I/O 标准Quartus Prime软件的约束(Assignment)值

真LVDS

差分1.2 V HSTL Class I

差分1.2 V HSTL Class II

差分HSUL-12

差分SSTL-12

差分SSTL-125

差分SSTL-135

差分1.5 V HSTL Class I

差分1.5 V HSTL Class II

差分SSTL-15

差分SSTL-15 Class I

差分SSTL-15 Class II

差分1.8 V HSTL Class I

差分1.8 V HSTL Class II

差分SSTL-18 Class I

差分SSTL-18 Class II

差分POD12

mini-LVDS

RSDS

LVDS

Differential 1.2-V HSTL Class I

Differential 1.2-V HSTL Class II

Differential 1.2-V HSUL

Differential 1.2-V SSTL

Differential 1.25-V SSTL

Differential 1.35-V SSTL

Differential 1.5-V HSTL Class I

Differential 1.5-V HSTL Class II

Differential 1.5-V SSTL

Differential 1.5-V SSTL Class I

Differential 1.5-V SSTL Class II

Differential 1.8-V HSTL Class I

Differential 1.8-V HSTL Class II

Differential 1.8-V SSTL Class I

Differential 1.8-V SSTL Class II

Differential 1.2-V POD

mini-LVDS

RSDS

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I/O

和高速

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5.6.3. Arria 10 器件的差分发送器

Arria 10 发送器包含专用的电路来支持高速差分信号。差分发送器缓冲支持以下功能：

•

表 62.

LVDS信号可驱动LVDS、mini-LVDS和RSDS信号

可编程V

和可编程预加重

差分发送器的专用电路和功能

专用电路/功能说明

支持LVDS、mini-LVDS和RSDS

高达10位宽的串行器

同步加载和移位寄存器

静态

提升输出电流

差分I/O缓冲器

SERDES

锁相环(PLL)

可编程V

可编程预加重

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.3.1. Arria 10 器件的发送器模块

专用电路由真差分缓冲器、串化器，以及在发送器与接收器之间可共享的I/O PLL所组成。串化器

从FPGA逻辑中获取高达10位宽的并行数据，然后将此数据同步到加载寄存器，在发送此数据到

差分缓冲器之前，使用由I/O PLL同步的移位寄存器将其串化。并行数据的MSB首先被发送。

注意

图 101.

要驱动LVDS通道，必须使用整数分频PLL模式中的PLL。

LVDS发送器

该图显示了发送器的结构图。在SDR和DDR模式中，数据位宽分别为1和2位。

FPGA

Fabric

10 bits

maximum

data width

Serializer

DIN

DOUT

IOE

IOE supports SDR, DDR, or non-registered datapath

tx_in

tx_coreclock

–

LVDS Transmitter

tx_out

(LVDS_LOAD_EN, diffioclk, tx_coreclock)

tx_inclock

LVDS时钟域

I/O PLL

5.6.3.2. DDR和SDR的串化器旁路操作

I/O单元(IOE)包含可在DDR或SDR模式中操作的两个数据输出寄存器。

可以旁路串化器，来支持DDR (x2)和SDR (x1)的操作，分别实现串化因子2和1。解串器旁路通

过Altera GPIO IP内核受到支持。

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I/O

和高速

I/O

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图 102.串化器旁路

下图显示了串化器的旁路路径。在DDR模式中，

tx_inclock

对IOE寄存器提供时钟。在SDR模式中，数据直接通过

IOE。在SDR和DDR模式中，IOE的数据位宽分别为1和2位。

FPGA

Fabric

tx_in

tx_coreclock

Serializer

DINDOUT

IOEIOE supports SDR, DDR, or non-registered datapath

tx_out

LVDS Transmitter

(load_enable, fast_clock, tx_coreclock)

注释：禁用的模块和信号显示为灰色

I/O PLL

5.6.4. Arria 10 器件中的差分接收器

此接收器具有一个差分缓冲和I/O PLL，可在发送器与接收器之间共享、一个DPA模块、一个同步

器、一个数据重对齐模块和一个解串器。差分缓冲器可接收LVDS、mini-LVDS和RSDS信号电

平。您可以在Quartus Prime软件的Assignment Editor中静态地将接收器管脚的I/O标准设置

成LVDS、SLVS、mini-LVDS或者RSDS。

注意

表 63.

要驱动LVDS通道，必须使用整数分频PLL模式中的PLL。

差分接收器的专用电路和特性

专用电路/特性说明

支持LVDS、mini-LVDS和RSDS

高达10位宽的解串器

生成不同相位的时钟用于数据同步器

位延迟插入到串行数据

选择最接近串行数据相位的相位

对数据与接收器的输入参考时钟之间的相位差异进行补偿

手动

在LVDS I/O标准中100 Ω

差分I/O 缓冲器

SERDES

锁相环(PLL)

数据重新对齐(Bit slip)

DPA

同步器(FIFO缓冲器)

偏移调整

片上匹配(OCT)

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1. Arria 10 器件的接收器模块

Arria 10 差分接收器具有以下几个硬件模块：

•

DPA模块

同步器

数据重对齐模块(bit slip)

解串器

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器件的

I/O

和高速

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图 103.接收器结构图

该图显示了接收器的硬件结构。在SDR和DDR模式中，来自IOE的数据宽度分别是1和2位。解串器包括移位寄存器和并行

加载寄存器，最多发送10位到内部逻辑。

10 bits

maximum

data width

rx_out

IOE supports SDR, DDR, or non-registered datapath

LVDS Receiver

DPA Circuitry

Retimed

Data

DPA Clock

DIN

IOE

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

–

rx_in

Synchronizer

DOUT

DIN

FPGA

Fabric

(LOAD_EN,

diffioclk)

diffioclk

Clock Mux

rx_divfwdclk

rx_outclock

(DPA_LOAD_EN,

DPA_diffioclk, rx_divfwdclk)

(LVDS_LOAD_EN,

LVDS_diffioclk, rx_outclock)

DPA时钟域

LVDS时钟域

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

5.6.4.1.1. DPA块

DPA块接收来自差分输入缓冲器的高速串行数据，并从I/O PLL生成的8个相位中选择其一对数据

进行采样。DPA选择最靠近串行数据相位的相位。接收数据与所选相位之间的最大相位偏移为1/8

单位间隔（UI）

(9)

，也是DPA的最大量化误差。时钟的8个相位被平均分配，提供45°分辨率。

图时钟相位到串行数据时序的关系

该图显示了DPA时钟和输入串行数据之间可能的相位关系。

rx_in

0°

45°

90°

135°

180°

225°

270°

315°

D0D1D2D3D4Dn

0.125T

vco

VCO

= PLL串行时钟周期

DPA块持续监控输入串行数据的相位，并在需要的情况下选择新的相位。通过置位可选的

rx_dpa_hold

端口，可以防止DPA选择新的时钟相位，此方法适用于所有通道。

(9)

单位间隔是以串行数据速率（快速时钟）运行的时钟的周期。

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DPA电路不需要固定的训练码型以锁定到8个相位中的最佳相位。复位或上电后，DPA电路需要已

接收数据上的跳变以锁定到最佳相位。可选的输出端口

rx_dpa_locked

可用于标示上电或者复

位后初始DPA锁定条件已到达最佳相位。使用数据检查器，例如：循环冗余校验（CRC）或对角交

叉存取奇偶校验（DIP-4）验证数据。

独立复位端口

rx_dpa_reset

可用于复位DPA电路。复位后必须重新训练DPA电路。

注意

: Non-DPA模式下DPA块被旁路。

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1.2. 同步器

同步器是1位宽和6位深FIFO缓冲器，用于对DAP块选择的最佳时钟

dpa_fast_clock

与

I/O PLL生成的

fast_clock

之间的相位差进行补偿。同步器仅补偿相位差，不能对数据与接收

器的输入参考时钟之间的频率差异进行补偿。

可选端口

rx_fifo_reset

可用于内部逻辑复位同步器。当DPA首次锁定到输入数据时，同步器

被自动复位。当数据检查器标示已接收数据损坏时，Intel建议使用

rx_fifo_reset

复位同步

器。

注意

: 同步器电路在non-DPA和soft-CDR模式下被旁路。

相关链接

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

5.6.4.1.3. 数据重对齐模块(Bit Slip)

在发送数据中的偏移连同由链路添加的偏移一起会导致所接收串行数据流通道至通道的偏移。如果

使能DPA模块，那么接收数据被每个通道中的不同时钟相位所采样。这种差异可能会导致接收数据

在通道之间未被对齐。为了对该通道到通道的偏移进行补偿，并且在每个通道上建立正确的接收字

边界，每个接收通道有一个专用的数据重对齐电路通过将延迟位插入到串行流来重新对齐数据。

可选端口

rx_bitslip_ctrl

可以独立地通过内部逻辑控制每个接收器的位元插入。数据会在

rx_bitslip_ctrl

的上升沿滑一个位。对

rx_bitslip_ctrl

信号的要求包括以下几项：

•

最小脉冲宽度是逻辑阵列中并行时钟的一个周期。

脉冲之间的最小低电平时间是并行时钟的一个周期。

该信号是一个边沿触发信号。

有效数据在

rx_bitslip_ctrl

的上升沿之后的并行时钟的四个周期后可用。

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和高速

I/O

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图 105.数据重对齐时序

该图显示了一个bit slip脉冲(解串因子设为4)之后的接收器输出(

rx_out

)。

rx_inclock

rx_in

rx_coreclock

rx_bitslip_ctrl

rx_out3210321x32x13x21xx210321

32103210

数据重对齐电路有一个位滑翻转值设置成解串因子。每个通道都有一个可选的状态端口

rx_bitslip_max

送到FPGA逻辑，来指示预设翻转点到达的时间。

图 106.接收器数据重对齐翻转

该图显示了翻转出现前的一个4位周期的预设值。

rx_bitslip_max

信号脉冲一个

rx_coreclock

周期来表明已经出现翻

转。

rx_inclock

rx_bitslip_ctrl

rx_coreclock

rx_bitslip_max

5.6.4.1.4. 解串器

通过使用Quartus Prime软件，您可以将解串因子静态地设置成x3、x4、x5、x6、x7、x8、x9

或者x10。

IOE包含两个可在DDR或者SDR模式中运行的数据输入寄存器。可以旁路解串器以支持DDR

(x2)和SDR (x1)的操作。这个解串器旁路通过Altera GPIO IP内核受到支持。

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和高速

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图 107.解串器旁路

该图显示了解串器的旁路路径。

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

(load_enable,

fast_clock, rx_coreclock)

8 Serial LVDS

Clock Phases

I/O PLL

当旁路解串器时，不可使用DPA和数据重对齐电路。

注释：禁用的模块和信号显示为灰色

5.6.4.2. Arria 10 器件中的接收器模式

Arria 10 器件支持如下接收器模式：

•

Non-DPA模式

DPA模式

Soft-CDR模式

注意

: 如果使用DPA模式，则请按照建议的初始化和复位流程。建议的流程确保DPA电路可从PLL中检

测到最佳相位抽头以采集接收器上的数据。

相关链接

建议的初始化和复位流程

提供了初始化和复位LVDS SERDES IP内核所建议的步骤。

5.6.4.2.1. Non-DPA模式

non-DPA模式禁用DPA和同步器模块。输入串行数据被I/O PLL产生的串行

fast_clock

时钟

的上升沿上所寄存。

通过使用Quartus Prime参数编辑器来选择rising edge选项。由I/O PLL生成的

fast_clock

时钟对数据重对齐和解串器模块提供时钟。

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FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

Intel

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图 -DPA模式的接收器数据通路

该图显示了non-DPA数据通路的结构图。在SDR和DDR模式中，来自IOE的数据宽度分别是1和2位。

位

最大

数据宽度

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock, rx_coreclock)

LVDS时钟域

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

注释：禁用的模块和信号显示为灰色

5.6.4.2.2. DPA模式

DPA模块从8个由I/O PLL发送的快速时钟中选择最佳时钟(

dpa_fast_clock

)。该串行

dpa_fast_clock

时钟用于写入串行数据到同步器。串行

fast_clock

时钟用于从同步器中读

取串行数据。在数据重对齐和解串器模块中使用同一个

fast_clock

时钟。

图模式中的接收器数据通路

该图显示了DPA模式的数据通路。图中显示所有接收器硬核模块是有效的。在SDR和DDR模式下，来自IOE的数据宽度分别

是1和2位。

位

最大

数据宽度

rx_out

IOE supports SDR, DDR, or non-registered datapath

IOE

FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

LVDS Receiver

DPA Circuitry

Retimed

DIN

Data

DPA Clock

Deserializer

DOUT

DIN

Bit Slip

DOUT

DIN

+rx_in

–

Synchronizer

DOUT

DIN

rx_divfwdclk

rx_coreclock

(load_enable,

fast_clock, rx_coreclock)

DPA

时钟域

LVDS

时钟域

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

8 Serial LVDS

Clock Phases

I/O PLL

rx_inclock

注释：禁用的模块和信号显示为灰色

注意

: 在DPA模式中，必须将LVDS实例的所有接收器通道布局在一个I/O bank。因为每个I/O bank

最多含有24对LVDS I/O缓冲对，每个LVDS实例最多可以支持24个DPA通道。

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Arria

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150

FPGA

Fabric

fast_clock

(load_enable,

fast_clock)

Clock Mux

发送反馈

5. Arria 10

器件的

I/O

和高速

I/O

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相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的接收器模块 (第145页)

列出并说明了接收器硬件的模块。

5.6.4.2.3. Soft-CDR模式

图 110.

注意

发送反馈

Arria 10 LVDS通道提供soft-CDR模式以支持GbE和SGMII协议。接收器PLL使用本地时钟源

作为参考。

Soft-CDR模式中的接收器数据通路

该图显示了soft-CDR模式的数据通路。在SDR和DDR模式下，来自IOE的数据宽度分别是1和2位。

IOE supports SDR, DDR, or non-registered datapath

10 bits

maximum

rx_out

IOE

LVDS Receiver

data width

DeserializerBit Slip

–

rx_in

Synchronizer

DPA Circuitry

FPGA

DOUT

DIN

DOUT

DIN

Retimed

DOUT

DIN

Data

DIN

Fabric

fast_clock

DPA Clock

(load_enable,

fast_clock)

rx_divfwdclk

Clock Mux

rx_coreclock

(dpa_load_enable,

dpa_fast_clock, rx_divfwdclk)

(load_enable,

fast_clock, rx_coreclock)

8 Serial LVDS

DPA

LVDS

时钟域

I/O PLL

Clock Phases

rx_inclock

注释：禁用的模块和信号显示为灰色

在soft-CDR模式中，同步器模块没有被启用。DPA电路选择最佳的DPA时钟相位来对数据进行采

样。该时钟被用于bit-slip操作和解串化。DPA模块也将所选择的DPA时钟(由解串因子分频，称

为

rx_divfwdclk

)连同解串的数据一起转送到FPGA逻辑。该时钟信号被放置到外围时钟

(PCLK)网络上。

如果使用soft-CDR模式，那么在训练DPA后，请不要置位

rx_dpa_reset

端口。DPA将持续

从PLL中选择新的相位抽头，以跟踪参考时钟与输入数据之间的百万分率(PPM)差异。

在 Arria 10 器件系列中，您可以在soft-CDR模式中使用每一个LVDS通道，并使用PCLK网络

驱动FPGA架构。在soft-CDR模式中，

rx_dpa_locked

信号无效，因为DPA持续改变其相位

以跟踪上游发送器与本地接收器输入参考时钟之间的PPM差异。不过，可以使用

rx_dpa_locked

信号来确定初始DPA锁定条件表明DPA已经选到最佳抽头来采集数据。在

soft-CDR模式下操作时，预计会置低

rx_dpa_locked

信号。并行时钟，

rx_coreclock

，由

I/O PLL生成，也被转送到FPGA逻辑。

在soft-CDR模式中，必须将LVDS实例的所有接收器通道布局在一个I/O bank。因为每个I/O

bank最多含有12个PCLK资源，每个LVDS实例最多可以支持12个soft-CDR通道。

相关链接

•指南：Soft-CDR模式的LVDS SERDES管脚对 (第172页)

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5. Arria 10

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•外设时钟网络 (第74页)

提供了关于PCLK网络的详细信息。

5.6.5. Arria 10 器件的PLL和时钟

要生成并行时钟(

rx_coreclock

和

tx_coreclock

)和高速时钟(

fast_clock

)， Arria 10

器件在高速差分I/O接收器和发送器通道中提供I/O PLL。

相关链接

•

Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

时钟差分发送器 (第152页)

时钟差分接收器 (第153页)

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

指南：通过使用PLL的高速时钟仅对LVDS SERDES 提供时钟 (第154页)

指南：差分通道的管脚布局 (第154页)

External PLL模式的LVDS接口 (第157页)

指南：支持I/O PLL参考时钟输入管脚的I/O标准 (第170页)

5.6.5.1. 时钟差分发送器

I/O PLL生成加载使能(

load_enable

)信号以及

fast_clock

信号(时钟运行在串行数据速

率)，对加载和移位寄存器提供时钟。通过使用Quartus Prime软件，您可以将串化因子静态地设

置成x3、x4、x5、x6、x7、x8、x9或者x10。加载使能信号源自串化因子的设置。

您可以配置任意的 Arria 10 发送器数据通道来生成源同步发送器输出时钟。这种灵活性允许将时钟

输出布局在数据输出附近，从而简化板级布线复杂度并降低时钟到数据偏移。

不同的应用经常会需要指定的时钟到数据(clock-to-data)对齐或者指定的数据速率到时钟速率

(data-rate-to-clock-rate)因子。您可以在Quartus Prime参数编辑器中静态地指定这些设置：

•

发送器能够输出与数据具有相同速率的时钟信号 — 等同每种速度等级器件支持的最大输出时钟

频率。

输出时钟也能够被因子1、2、4、6、8或者10整除，这取决于串化因子。

与数据相关的时钟相位可被设置为0°或者180°(边沿或者中间对齐)。I/O PLL对45°递增的

其它相移提供额外的支持。

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图 111.时钟输出模式中的发送器

该图显示了时钟输出模式中的发送器。在时钟输出模式中，可以将 LVDS通道用作时钟输出通道。

发送器电路

Series

Parallel

FPGA

Fabric

Txclkout+

Txclkout–

I/O

PLL

fast_clock

load_enable

相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.2. 时钟差分接收器

I/O PLL接收外部时钟输入，并生成同一时钟的不同相位。DPA块自动从I/O PLL中选择一个时

钟，并将每个通道上的输入数据对齐。

同步器电路是一个1位宽乘6位深的FIFO缓冲器，它对DPA块与数据重对齐块之间的相位差进行

补偿。如有需要，则用户控制的数据重对齐电路在串行位流中插入单个位延迟，将字对齐到边界。

解串器包括移位寄存器和并行加载寄存器，并最多发送10位到内部逻辑。

连接到发送器和接收器LVDS通道的物理介质可能会导致串行数据与源同步时钟之间的偏斜。每个

LVDS通道与时钟之间的瞬间偏斜也因为通过接收器所观察到数据和时钟信号上的抖动情况而异。

三种不同的模式 — non-DPA、DPA和soft-CDR — 提供了不同选项以克服源同步时钟（non-

DPA，DPA）/参考时钟（soft-CDR）与串行数据之间的偏斜。

Non-DPA模式支持静态选择源同步时钟与已接收串行数据之间的最佳相位以对偏斜进行补偿。DPA

模式中，DPA电路自动选择最佳相位，以补偿源同步时钟和接收串行数据之间的偏斜。Soft-CDR

模式对芯片到芯片的同步和异步应用程序，以及SGMII协议的短距离板级到板级应用程序提供机

会。

注意

: 仅non-DPA模式需要手动偏斜调整。

相关链接

•

指南：将整数分频PLL模式中的PLL用于LVDS (第154页)

Arria 10 器件的PLL和时钟 (第152页)

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5.6.5.2.1. 指南：跨越多个I/O Bank的时钟DPA接口

使用超过24个通道的DPA接口跨越多个I/O bank。Intel建议使用专用的

refclk

管脚来驱动

DPA接口中每个I/O bank的I/O PLL。按照这一建议来实现器件表中所列的最大DPA LVDS规

范。

相关链接

高速I/O规范

5.6.5.2.2. 指南：DPA或Non-DPA接收器的I/O PLL参考时钟源

DPA或non-DPA LVDS接收器的I/O PLL的参考时钟必须来自I/O bank内的专用参考时钟管

脚。

注意

: 这一要求不适用于LVDS发送器。

5.6.5.3. 指南：将整数分频PLL模式中的PLL用于LVDS

每个I/O bank有其自身的PLL (I/O PLL)来驱动LVDS通道。这些I/O PLL仅在整数模式下运

行。

相关链接

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.4. 指南：通过使用PLL的高速时钟仅对LVDS SERDES 提供时钟

从PLL生成的高速时钟仅用于对LVDS SERDES电路提供时钟。不可使用高速时钟驱动其它逻辑，

因为用于驱动内核逻辑的允许频率受到PLL F

OUT

规范的限制。

要了解关于F

OUT

规范的详细信息，请参阅器件数据表。

相关链接

•

PLL规范

Arria 10 器件的PLL和时钟 (第152页)

5.6.5.5. 指南：差分通道的管脚布局

每个I/O bank包含其自身的PLL。I/O bank PLL能够驱动相同bank中的所有接收器和发送器通

道，以及相邻I/O bank中的发送器通道。不过，I/O bank PLL无法驱动另一个I/O bank的接收

器通道或非相邻I/O bank中的发送器。

PLL驱动差分发送器通道

对于差分发送器，PLL能够驱动自身I/O bank和相邻I/O bank中的差分发送器通道。不过，PLL

无法驱动非相邻I/O bank中的通道。

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图 112.

发送反馈

PLL驱动差分发送器通道

有效：PLL驱动相邻 bank中的发

送器通道

无效：PLL驱动跨bank中的发送器

通道

Diff TX

PLL

Bank A

PLL

Bank A

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

Diff Channel

PLL

Bank B

PLL

Bank B

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

Diff Channel

Diff TX

PLL

Bank C

PLL

Bank C

Diff TX

PLL驱动DPA-Enabled差分接收器通道

对于差分接收器，PLL能够驱动相同I/O bank中的所有通道，但无法跨过bank进行驱动。

I/O模块中的每个差分接收器都有一个专用DPA电路，使时钟的相位对齐到其相关通道的数据相

位。如果在一个bank中使能了DPA通道，那么在此bank中就可以同时使用单端I/O和差分I/O

标准。

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DPA的使用增加了对高速差分接收器通道布局的一些限制。Quartus Prime编译器自动检查设计，

并且在布局指南违规时，发出错误信息警告。遵循指南以确保合适的高速I/O操作。

图驱动DPA-Enabled差分接收器通道

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

交错的PLL驱动DPA-Enabled差分发送器和接收器通道

如果在bank中同时使用差分发送器通道和DPA-enabled接收器通道，可以将bank中I/O PLL

驱动的接收器通道与相邻bank中I/O PLL驱动的发送器通道一起交错。

Bank A

Bank B

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图 114.交错的PLL驱动DPA-Enabled差分发送器和接收器通道

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

PLL

DPA-enabled Diff RX

相关链接

Arria 10 器件的PLL和时钟 (第152页)

Diff TX

Bank A

Diff TX

Bank B

Diff TX

5.6.5.6. External PLL模式的LVDS接口

Altera LVDS SERDES IP内核参数编辑器提供了一个Use External PLL选项来实现LVDS接

口的选项。通过使能此选项，您能够控制PLL设置，例如动态重配置PLL以支持不同的数据速率，

动态相移以及其它设置。您也必须例化一个Altera IOPLL IP内核，来生成各种时钟和加载使能信

号。

如果对Altera LVDS SERDES发送器和接收器使能Use External PLL选项，那么需要以下来自

Altera IOPLL IP内核的信号：

•

到Altera LVDS SERDES发送器和接收器的SERDES的串行时钟输入信号

到Altera LVDS SERDES发送器和接收器的SERDES的加载使能信号

用于对发送器FPGA架构逻辑提供时钟的并行时钟以及用于接收器的并行时钟

Altera LVDS SERDES接收器的异步PLL复位端口

Altera LVDS SERDES接收器的DPA和soft-CDR模式的PLL VCO信号

IP参考编辑器的Clock Resource Summary选项卡提供了上述列表中信号的详细信息。

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相关链接

•

Altera LVDS SERDES IP内核用户指南

Arria 10 器件的PLL和时钟 (第152页)

Altera IOPLL信号接口与Altera LVDS SERDES IP内核 (第158页)

External PLL模式的Altera IOPLL参数值 (第159页)

Altera IOPLL和Altera LVDS SERDES之间的连接 (第161页)

5.6.5.6.1. Altera IOPLL信号接口与Altera LVDS SERDES IP内核

表 IOPLL和Altera LVDS SERDES IP内核之间的信号接口

该表列出了Altera IOPLL IP内核的输出端口与Altera LVDS SERDES发送器和接收器的输入端口之间的信号接口。

从Altera IOPLL IP内核至Altera LVDS SERDES发送器至Altera LVDS SERDES接收器

Lvds_clk[0]

(串行时钟输出信号)

•使用PLL中的

outclk0

配置该信号。

•对Access to PLL LVDS_CLK/

LOADEN output port设置选择

Enable LVDS_CLK/LOADEN 0或

Enable LVDS_CLK/LOADEN 0 &

1选项。大多数情况下，选择Enable

LVDS_CLK/LOADEN 0。

ext_fclk

(到发送器的串行时钟输入)

ext_fclk

(串行时钟输入到接收器)

串行时钟输出只能驱动Altera LVDS

SERDES发送器的接收器上的

ext_fclk

。

该时钟不能驱动内核逻辑。

loaden[0]

(加载使能输出)

•使用PLL中的

outclk1

配置该信号。

•对于Access to PLL LVDS_CLK/

LOADEN output port设置，选择

Enable LVDS_CLK/LOADEN 0或

者Enable LVDS_CLK/LOADEN 0

& 1选项。在大多数情况下，选择

Enable LVDS_CLK/LOADEN 0。

ext_loaden

(到发送器的加载使能信号)

ext_loaden

(用于解串器的加载使能信号)

outclk2

(并行时钟输出)

locked

phout[7:0]

•

该信号只有DPA或者soft-CDR模式中

的LVDS接收器需要。

启用PLL中的Specify VCO

frequency来配置该信号，并指定

VCO frequency的值。

启用Enable access to PLL DPA

output port。

ext_coreclock

(并行内核时钟)

—

ext_coreclock

(并行内核时钟)

pll_areset

(异步PLL复位端口)

ext_vcoph

该信号只有DPA或者soft-CDR模式中的

LVDS接收器需要。

•

注意

: soft SERDES的使用对时钟有不同的要求。

相关链接

•

Altera LVDS SERDES IP内核用户指南

提供了更多关于soft SERDES的不同时钟要求的信息。

External PLL模式的LVDS接口 (第157页)

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5.6.5.6.2. External PLL模式的Altera IOPLL参数值

下面的实例显示了使用Altera IOPLL IP内核对Altera LVDS SERDES生成输出时钟的时钟要

求。该实例相移的设定是基于时钟和数据在器件的管脚处是边沿对齐的前提。

注意

: 对于其它情况下的时钟和数据相位设置，Intel建议无需使用external PLL mode选项，先例化

Altera LVDS SERDES接口。然后在Quartus Prime软件中编译IP内核，注意每个时钟输出的

频率、相移和占空比设置。在Altera IOPLL IP内核参数编辑器中输入这些设置，然后将相应的输

出连接到Altera LVDS SERDES IP内核。

实例：使用Altera IOPLL IP内核生成输出时钟(不使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，在不使用DPA和soft-CDR模式的情况下，使用Altera IOPLL

IP内核生成三个输出时钟。

参数

outclk0

(作为

lvds_clk[0]

连接到Altera

LVDS SERDES发送器和接收器的

ext_fclk

端口)

outclk1

(作为

loaden[0]

连接到Altera

LVDS SERDES发送器和接收器的

ext_loaden

端口)

outclk2

(作为发送器和接收器的并行数据寄存

器的核心时钟使用，并连接到Altera

LVDS SERDES的

ext_coreclock

端口)

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因子)

表 65.

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因子] x 360°

占空比

50%

100/串化因子

50%

相移的计算，使用RSKM方程，假设输入时钟和串行数据是边沿对齐的。引进一个180°相移到采

样时钟(c0)确保了输入数据相对outclk0是中央对齐的，如下图所示。

图 al PLL接口信号的相位关系

refclk

VCO clk

(internal PLL clk)

lvds_clk[0]

(180° phase shift)

loaden[0]

(324° phase shift)

outclk2

(18° phase shift)

RX serial data

tx_outclk

TX serial data

D1D2D3D4D5D6D7D8D9D10

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表 66.实例：使用Altera IOPLL IP内核生成输出时钟 (使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，在使用DPA和soft-CDR模式的情况下，使用Altera IOPLL IP

内核生成四个输出时钟。Altera IOPLL的

locked

输出端口必须反转，并且在使用DPA和soft-CDR模式的情况下，连接到

Altera LVDS SERDES IP内核的

pll_areset

端口。

参数

outclk0

outclk1outclk2

VCO频率

(作为

lvds_clk[0]

连接到(作为

loaden[0]

连接到(作为发送器和接收器的并行

(作为

phout[7:0]

连接到

数据寄存器的内核时钟使用，

Altera LVDS SERDES发Altera LVDS SERDES发

Altera LVDS SERDES的

并连接到Altera LVDS

送器或接收器的

ext_fclk

送器或接收器的

ext_vcoph[7:0]

端口)

SERDES)的

ext_loaden

端口)

ext_coreclock

端口

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因

子] x 360°

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因

子)

50%

—

数据速率

—

占空比

50%

100/串化因子

表 67.实例：对与接收器通道共享的跨越多个Bank的发送器使用共享的Altera IOPLL IP内核生成输

出时钟 (使用DPA和Soft-CDR模式)

该表列出了在Altera IOPLL参数编辑器中可以设定的参数值，使用Altera IOPLL IP内核生成六个输出时钟。如果在 DPA和

soft-CDR模式中使用与接收器通道共享的跨越多个bank的发送器通道，就使用这些设置。Altera IOPLL的

locked

输出端

口必须反转，并且在使用DPA和soft-CDR模式的情况下，连接到Altera LVDS SERDES IP内核的

pll_areset

端口。

参数

outclk0

outclk1outclk4

VCO频率

(作为

lvds_clk[0]

连接到(作为

loaden[0]

连接到(作为发送器和接收器的并行

(作为

phout[7:0]

连接到

Altera LVDS SERDES接Altera LVDS SERDES接

数据寄存器的内核时钟使用，

Altera LVDS SERDES的

并连接到Altera LVDS

收器的

ext_fclk

端口)收器的

ext_loaden

端口)

ext_vcoph[7:0]

端口)

SERDES的

outclk2outclk3

ext_coreclock

端口)

(作为

lvds_clk[1]

连接到(作为

loaden[1]

连接到

Altera LVDS SERDES发Altera LVDS SERDES发

送器的

ext_fclk

端口)送器的

ext_loaden

端口)

频率

相移

数据速率

180°

数据速率/串化因子

[(解串因子 – 1)/解串因

子] x 360°

数据速率/串化因子

180/串化因子

(outclk0相移除以串化因

子)

50%

—

数据速率

—

占空比

50%

100/串化因子

相关链接

•

Non-DPA模式的接收器偏移裕量 (第165页)

RSKM方程式用于相移计算。

External PLL模式的LVDS接口 (第157页)

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5.6.5.6.3. Altera IOPLL和Altera LVDS SERDES之间的连接

图 116.

图 117.

发送反馈

LVDS连接Altera IOPLL IP内核(不使用DPA和Soft-CDR模式)

该图显示了不使用DPA和soft-CDR模式的情况下，Altera IOPLL与Altera LVDS SERDES IP内核之间的连接。

FPGA Fabric

LVDS Transmitter

Transmitter

(Altera LVDS SERDES)

Core Logic

tx_in

tx_coreclk

ext_coreclock

ext_loaden

ext_fclk

lvds_clk[0]

Altera IOPLL

loaden[0]

outclk2

refclk

rx_coreclk

LVDS Receiver

locked

rst

(Altera LVDS SERDES)

Core Logic

Receiver

rx_out

ext_coreclock

ext_loaden

ext_fclk

pll_areset

LVDS连接Altera IOPLL IP内核(使用DPA模式)

该图显示了在使用DPA模式的情况下，Altera IOPLL和Altera LVDS SERDES IP内核之间的连接。反转

locked

输出端

口，并将其连接到

pll_areset

端口。

FPGA Fabric

LVDS Transmitter

(Altera LVDS SERDES)

Transmitter

Core Logic

tx_in

tx_coreclk

ext_coreclock

ext_loaden

ext_fclk

lvds_clk[0]

Altera IOPLL

loaden[0]

outclk2

rx_coreclk

LVDS Receiver

phout[7..0]

refclk

locked

rst

Receiver

(Altera LVDS SERDES)

ext_fclk

Core Logic

rx_out

ext_vcoph[7..0]

ext_coreclock

ext_loaden

pll_areset

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I/O

和高速

I/O

683461 | 2017.05.08

图 118.对与接收器通道共享的跨越多个Bank的接收器通道使用共享的I/O PLL，LVDS连接Altera

IOPLL IP内核(使用DPA模式)

该图显示了在使用跨越多个bank的发送器通道并与DPA接收器通道共享，使用共享的I/O PLL的情况下，Altera IOPLL和

Altera LVDS SERDES IP内核之间的连接。

•

将I/O PLL

lvds_clk[1]

和

loaden[1]

端口连接到LVDS发送器的

ext_fclk

和

ext_loaden

端口。

将I/O PLL

lvds_clk[0]

和

loaden[0]

端口连接到LVDS接收器的

ext_fclk

和

ext_loaden

端口。

反转

locked

输出端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

lvds_clk[1]

loaden[1]

Altera IOPLL

outclk4

rx_coreclk

LVDS Receiver

(Altera LVDS SERDES)

refclk

rst

Receiver

Core Logic

ext_fclk

ext_vcoph[7..0]

rx_out

ext_loaden

ext_coreclock

pll_areset

lvds_clk[0]

phout[7..0]

loaden[0]

locked

图连接Altera IOPLL IP内核(使用Soft-CDR模式)

该图显示了在使用soft-CDR模式的情况下，Altera IOPLL和Altera LVDS SERDES IP内核之间的连接。反转

locked

输出

端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

rx_coreclk

Receiver

Core Logic

ext_fclk

ext_vcoph[7..0]

rx_out

rx_divfwdclk

ext_loaden

ext_coreclock

pll_areset

LVDS Receiver

(Altera LVDS SERDES)

lvds_clk[0]

loaden[0]

outclk2

phout[7..0]

locked

Altera IOPLL

refclk

rst

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162

发送反馈

5. Arria 10

器件的

I/O

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I/O

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图 120.对与接收器通道共享的跨越多个Bank的发送器通道使用共享的I/O PLL，LVDS连接Altera

IOPLL IP内核(使用Soft-CDR模式)

该图显示了在使用跨越多个bank的发送器通道并与soft-CDR接收器通道共享，使用共享的I/O PLL的情况下，Altera IOPLL

和Altera LVDS SERDES IP内核之间的连接。

•

将I/O PLL

lvds_clk[1]

和

loaden[1]

端口连接到LVDS发送器的

ext_fclk

和

ext_loaden

端口。

将I/O PLL

lvds_clk[0]

和

loaden[0]

端口连接到LVDS接收器的

ext_fclk

和

ext_loaden

端口。

反转

locked

输出端口，并将其连接到

pll_areset

端口。

FPGA Fabric

Transmitter

Core Logic

tx_coreclk

LVDS Transmitter

(Altera LVDS SERDES)

tx_inext_fclk

ext_loaden

ext_coreclock

lvds_clk[1]

loaden[1]

Altera IOPLL

outclk4

rx_coreclk

refclk

rst

Receiver

Core Logic

LVDS Receiver

(Altera LVDS SERDES)

ext_fclk

ext_vcoph[7..0]

rx_out

rx_divfwdclk

ext_loaden

ext_coreclock

pll_areset

lvds_clk[0]

phout[7..0]

loaden[0]

locked

表模式设置以生成Altera IOPLL IP内核

生成Altera IOPLL IP内核时，对相应的LVDS功能模式使用下表中的PLL设置。

LVDS功能模式PLL设置

Direct模式

LVDS补偿模式

TX, RX DPA, RX Soft-CDR

RX non-DPA

在external PLL模式中，

ext_coreclock

端口在LVDS LVDS IP内核中自动被使能。如果此

端口没有如之前的图表所示被连接，那么Quartus Prime编译器输出错误信息。

相关链接

External PLL模式的LVDS接口 (第157页)

5.6.6. Arria 10 器件的时序和优化

5.6.6.1. 源同步时序规划

本部分中的内容对 Arria 10 器件系列中源同步信号的时序规划、波形以及规范作了介绍。

LVDS I/O标准使能了high-speed数据传输，实现更高的系统整体性能。要想利用快速的系统性

能，必须分析这些高速信号的时序。对差分模块的时序分析不同于传统的同步时序分析技术。

源同步时序分析是基于数据与时钟信号之间的偏移，而不是基于时钟到输出的建立时间。高速差分

数据传输需要使用IC供应商所提供的时序参数，并且会受到板级偏移、电缆偏移以及时钟抖动的严

重影响。

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163

5. Arria 10

器件的

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683461 | 2017.05.08

这一部分定义了 Arria 10 器件系列中的源同步差分数据定向的时序参数、时序规划，以及如何通过

使用这些时序参数来决定设计的最佳性能。

5.6.6.1.1. 差分数据定向

外部时钟和输入数据之间存在一定关系。对于运行在1 Gbps和串化因子为10的操作，外部时钟乘

以10。您可以在PLL中设置相位对齐以符合每个数据位元的采样窗口。数据在被乘时钟的下降沿时

被采样。

图 s Prime软件中的位定向 (Bit Orientation)

该图显示了x10模式中的数据位定向。

inclock/outclock

data in

5.6.6.1.2. 差分I/O位位置

数据同步对于成功的高频数据传输是必要的。

图 122.一个差分通道的位顺序和字边界

该图显示了通道操作的数据位元定向，它基于以下几个条件：

•

串化因子等于时钟倍频因子。

相位对齐使用边沿对齐。

该操作在硬核SERDES中实现。

发送器通道操作 (x8模式)

tx_coreclock

tx_out

XXX

MSB

10 LVDS Bits

8765432

LSB

Previous Cycle

XXXXX

Current Cycle

MSB

7654321

Next Cycle

LSB

XXXXXXXX

接收器通道操作 (x8模式)

rx_inclock

rx_in

rx_coreclock

rx_out [7..0]

76543210XXXXXXXXXXXXXXXXXXXXXXXX

X X X X X X X XX X X X X X X XX X X X 7 6 5 43 2 1 0 X X X X

注释：这些波形仅是功能波形，并不会传达时序信息

对于其它的串化因子，使用Quartus Prime在字中查找位位置。

差分位命名约定

表 69.差分位命名

该表格列出18个差分通道的差分位命名约定。MSB和LSB位置随着系统中所使用通道数量而增多。

接收器通道数据的数量

MSB位置

内部8位并行数据

LSB位置

继续

...

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5. Arria 10

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接收器通道数据的数量

MSB位置

103

111

119

127

135

143

内部8位并行数据

LSB位置

104

112

120

128

136

5.6.6.1.3. 发送器通道至通道偏移

接收器偏移裕量计算会使用发送器通道至通道偏移(TCCS) — 是源同步差分接口中基于 Arria 10

发送器的一个重要参数：

•

TCCS是最快和最慢数据输出跳变之间的差异，包括T

的变化和时钟偏移。

在LVDS发送器中，TimeQuest时序分析器在Quartus Prime编译报告的TCCS报告

(

report_TCCS

)中提供一个TCCS值，它显示了串行输出端口的TCCS值。

可以从器件数据表中获得TCCS值。

在 Arria 10 器件中，必须执行PCB走线补偿来调整每个LVDS通道的走线长度，当与数据速率高

于840 Mbps的non-DPA接收器连接时，可以改善通道至通道的偏移。Quartus Prime软件的

Fitter Report面板为 Arria 10 器件报告了必须添加到每条走线上的延迟数。可使用LVDS

Transmitter/Receiver Package Skew Compensation面板发布建议的走线延迟数，并手动补偿

PCB电路板走线上的偏移，来减少通道至通道的偏移，从而满足LVDS通道之间的时序规划。

相关链接

•

高速I/O规范

Altera LVDS SERDES IP内核用户指南

提供了关于LVDS Transmitter/Receiver Package Skew Compensation报告面板的详

细信息。

5.6.6.1.4. Non-DPA模式的接收器偏移裕量

不同模式的LVDS接收器使用不同的规范，有助于评估正确采样所接收串行数据的能力。

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5. Arria 10

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•

在DPA模式中，使用DPA抖动容限而不是接收器偏移裕量(RSKM)。

在non-DPA模式中，将RSKM、TCCS和采样窗口(SW)规格用于接收数据通路中的高速源同

步差分信号。

相关链接

•Altera LVDS SERDES IP内核用户指南

提供了关于LVDS Transmitter/Receiver Package Skew Compensation报告面板的详

细信息。

Quartus Prime TimeQuest时序分析器

提供了关于.sdc命令和TimeQuest时序分析器的更多信息。

•

RSKM方程

RSKM方程反映RSKM、TCCS和SW之间的关系。

图方程

方程中采用的约定：

•

RSKM — 接收器时钟输入和数据输入采样窗口之间的时序裕量，以及内核噪声和I/O开关噪声

诱发的抖动。

时间单位间隔（TUI）— 串行数据的时间周期。

SW —输入数据必须保持稳定以确保LVDS接收器成功进行数据采样的时间周期。SW是一种

器件属性，并因器件速度等级不同而异。

TCCS — 由相同PLL驱动的跨通道间最快与最慢输出边沿时序差。该TCCS测量包括t

系

列、时钟和时钟偏斜。

注意

: 如果有其他电路板通道至通道偏斜，可考虑接收器通道至通道总偏斜（RCCS），而非TCCS。总

RCCS = TCCS + 电路板通道至通道偏斜。

必须根据数据速率和器件计算RSKM值，以确定LVDS接收器是否能进行数据采样：

•

扣除发送器抖动后，正RSKM值表示LVDS接收器可正确采样数据。

扣除发送器抖动后，负RSKM值表示LVDS接收器无法正确采样数据。

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图 -DPA模式的差分高速时序结构图和时序预算

该图显示为RSKM、TCCS和接收器SW之间的关系。

时序图

External

Input Clock

Time Unit Interval (TUI)

Internal

Clock

Receiver

Input Data

TCCSTCCS

RSKM

(min)

Bit n

Internal

Clock

Falling Edge

TUI

(max)

Bit n

RSKM

时序预算

External

Clock

Internal

Clock

Synchronization

Transmitter

Output Data

TCCS

Receiver

Input Data

Clock Placement

RSKMRSKM

TCCS

LVDS接收器的RSKM报告

对于LVDS接收器，Quartus Prime提供一个RSKM报告，显示non-DPA LVDS模式下的SW、

TUI和RSKM值。

•

要生成RSKM报告，可运行TimeQuest时序分析器中的

report_RSKM

命令。RSKM报告

在Quartus Prime编译报告的TimeQuest时序分析器部分。

要获得更真实的RSKM值，通过TimeQuest时序分析器的约束菜单(constraints menu)将

输入延迟分配给LVDS接收器。输入延迟根据LVDS接收器端口上数据到达的时间而决定(相对

参考时钟)。

如果在设置参数的Set Input Delay选项中设置输入延迟，那么将输入时钟名称设置成驱动

LVDS接收器的源同步时钟的参考时钟。

如果在TimeQuest时序分析器中没有设置任何输入延迟，那么接收器通道至通道偏移默认为

零。

您也可以使用

set_input_delay

命令在Synopsys Design Constraint文件(.sdc)中直

接设置输入延迟。

•

通过TimeQuest时序分析器将Input Delay分配给LVDS Receiver

要获得RSKM值，在TimeQuest时序分析器的约束菜单(constraints menu)中，将适当的输入

延迟分配到LVDS接收器。

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在TimeQuest时序分析器的菜单上，选择Constraints > Set Input Delay。

在Set Input Delay窗口中，使用下拉菜单选择所需的时钟。时钟名称必须参照用于驱动

LVDS接收器的源同步时钟。

点击Browse (在Targets栏旁边)。

在Name Finder窗口中，点击List查阅所有可用端口的列表。根据所设置的输入延迟，选

择在LVDS接收器串行输入端口，并点击OK。

在Set Input Delay窗口中，在Input delay选项和Delay value栏中设置相应的值。

点击Run，合并这些值到TimeQuest时序分析器中。

重复执行从1 (第168页)开始的这些步骤，来分配相应的延迟到所有的LVDS接收器输入端

口。如果已经分配了Input Delay，并且需要对此端口添加更多的延迟，那么勾选Add

Delay选项。

实例：RSKM计算

该实例显示了FPGA器件在200 ps板级通道至通道偏移的1 Gbps数据速率上的RSKM计算。

•

TCCS = 100 ps (待定属性)

SW = 300 ps (待定属性)

TUI = 1000 ps

总的RCCS = TCCS + 板级通道至通道偏移 = 100 ps + 200 ps = 300 ps

RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps

如果扣除发送器抖动后RSKM大于0 ps，那么 non-DPA接收器将会正常工作。

5.7. 在 Arria 10 器件中使用I/O和高速I/O

5.7.1. Arria 10 器件的I/O和高速I/O通用指南

为确保设计成功，有几方面需要考虑。这些设计指南适用于该器件系列的所有型号，除非另有说

明。

指南：VREF资源和VREF管脚 (第169页)

指南：遵守3.0 V连接的器件绝对最大额定值 (第169页)

指南：支持I/O PLL参考时钟输入管脚的I/O标准 (第170页)

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5. Arria 10

器件的

I/O

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5.7.1.1. 指南：V

REF

资源和

VREF

管脚

对于 Arria 10 器件，考虑下列的

VREF

管脚指南：

•Arria 10 器件支持内部和外部V

REF

源。可以通过带校准的内部V

REF

来支持DDR4使用

POD12 I/O标准。

—

每个I/O bank有一个外部

VREF

管脚，对相同bank中的所有I/O提供一个外部V

REF

源。

bank中的每个I/O通道也有其自身的内部V

REF

生成器。可以独立地配置每个I/O通道，

来使用其内部V

REF

或者I/O bank的外部V

REF

源。相同I/O通道的I/O管脚将会使用同

一个V

REF

源。

•

您可以对

VREF

管脚附近的输入、输出或者双向管脚布局任何组合。没有

VREF

管脚布局限

制。

VREF

管脚专用于单端I/O标准。无法将

VREF

管脚用作用户I/O。

要了解关于

VREF

管脚电容的详细信息，请参阅器件手册。

相关链接

•

Arria 10 器件中的I/O标准电平 (第98页)

管脚电容

单端I/O标准规范

单端SSTL，HSTL和HSUL I/O参考电压规范

单端SSTL，HSTL和HSUL I/O标准信号规范

Arria 10 器件的I/O Bank体系结构 (第116页)

5.7.1.2. 指南：遵守3.0 V连接的器件绝对最大额定值

为了确保器件的可靠性和正常运行，当器件用作3.0 V I/O接口时，一定不要超过器件的绝对最大

额定值。要了解关于绝对最大额定值和跳变过程中允许的最大过冲的详细信息，请参考器件手册。

提示

: 执行IBIS或者 SPICE仿真来确定过冲和下冲电压均在规定范围内。

单端发送器应用

如果将 Arria 10 器件作为发送器使用时，请使用较慢的摆率和串行匹配来限制I/O管脚上的过冲

和下冲。传输线效应导致接收器上有较大电压偏差，这与驱动器和传输线之间的阻抗不匹配有关。

通过匹配驱动器的阻抗与传输线的特征阻抗能够显著地降低过冲电压。您可以使用位于驱动器附近

的串行匹配电阻来匹配总驱动器阻抗与传输线阻抗。

单端接收器应用

如果使用 Arria 10 器件作为接收器，那么可使用外部钳位二极管来限制I/O管脚上的过冲和下冲

电压。

使用3.0 V bank电源电压 (V

CCIO

)和1.8 V的V

CCPT

电压来支持3.0 V I/O标准。在此方法中，

钳位二极管能够充分地钳位过冲电压，使其保持在DC和AC输入电压规格内。钳位电压表示成

CCIO

和二极管正向电压的总和。

相关链接

•Arria 10 器件中的I/O标准电平 (第98页)

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•

绝对最大额定值

允许的最大过冲和下冲电压

5.7.1.3. 指南：支持I/O PLL参考时钟输入管脚的I/O标准

I/O PLL参考时钟(

REFCLK

)输入管脚仅支持以下的 I/O标准：

•

单端I/O标准

LVDS

Arria 10器件使用LVDS输入缓冲支持差分HSTL和差分SSTL的输入操作。要支持差分HSTL或

差分SSTL信号的电气规范，将LVDS I/O标准分配到Quartus Prime软件的REFCLK管脚。

5.7.2. 混合电压参考和非电压参考I/O标准

每个I/O bank可同时支持多个I/O标准。以下部分提供了器件中混合非电压参考和电压参考I/O

标准的指南。

5.7.2.1. 非电压参考I/O标准

如果I/O标准支持V

CCIO

电平的I/O bank，那么一个I/O bank能够同时支持具有不同I/O标准

分配的任意数量的输入信号。

对于输出信号，单一I/O bank支持与V

CCIO

相同电压驱动的非电压参考输出信号。由于一个I/O

bank仅能有一个V

CCIO

值，它仅能为非电压参考信号驱动该值。

例如，一个2.5 V V

CCIO

设置的I/O bank能够支持2.5 V的标准输入和输出，以及仅支持3.0 V

LVCMOS的输入。

5.7.2.2. 电压参考I/O标准

为了适应电压参考I/O标准：

•

每 Arria 10 FPGA I/O bank包含一个专用的

VREF

管脚。

每个bank只能有一个V

CCIO

电压电平和一个电压参考(V

REF

)电平。

电压参考输入缓冲由V

CCPT

供电。因此，在下列情况下，采用单端或者差分标准的I/O bank能够

支持不同的电压参考标准：

•

REF

是相同的电平。

禁用了片上并行匹配 (R

OCT)

如果使能R

OCT，那么输入标准的电压和bank的V

CCIO

必须匹配。

这一特性使您能够将电压参考输入信号布局在2.5 V或是更低的V

CCIO

的I/O bank中。例如，可

以将HSTL-15输入管脚布局在2.5 V V

CCIO

的I/O bank中。不过，使能R

OCT的电压参考输

入要求I/O bank的V

CCIO

与输入标准的电压相匹配。当V

CCIO

为2.5 V时，HSTL-15 I/O标准

不支持R

OCT。

5.7.2.3. 混合电压参考和非电压参考标准概述

通过单独应用每一种规则，一个I/O bank能够支持电压参考管脚和非电压参考管脚。

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例如：

•

使用1.8 V V

CCIO

和0.9 V V

REF

的I/O bank可以支持SSTL-18输入和输出，以及1.8 V输

入和输出。

使用1.5 V V

CCIO

和0.75 V V

REF

的I/O bank可以支持1.5 V标准、1.8 V输入 (但没有输

出)以及1.5 V HSTL I/O标准。

5.7.3. 指南：上电顺序期间不可驱动I/O管脚

Arria 10 I/O缓冲由V

、 V

CCPT

和V

CCIO

供电。

由于 Arria 10 器件不支持热插拔，上电和断电期间，不可外部驱动I/O管脚。这包括所有I/O管

脚，包含FPGA和HPS I/O。坚持这条指导原则：

•避免超过I/O管脚电流：

—

•

超过I/O管脚电流会影响器件的寿命和可靠性。

超过3 V I/O管脚上的电流会损坏Arria 10器件。

实现最低的电流消耗，并避免在上电或断电期间的I/O故障。

避免在2.5 V或3 V操作中对3 V I/O缓冲器的永久损坏。

相关链接

上电和断电序列 (第294页)

5.7.4. 指南：在HPS共享的I/O Bank中使用I/O管脚

在 Arria 10 SX器件中，模块化I/O bank 2K、2J和2I，通过一个专用的HPS外部存储器接

口，将HPS连接到SDRAM器件。

每个I/O bank含有4个通道：

•

Lane 3—IO[47..36]

Lane 2—IO[35..24]

Lane 1—IO[23..12]

Lane 0—IO[11..0]

当系统中不包括任何HPS外部存储器接口时，可以将 Arria 10 SX器件中的bank 2K、2J和2I

用作FPGA GPIO。

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当系统中包括HPS外部存储器接口时，如果想要使用FPGA GPIO的bank 2K、2J和2I中未使用

的管脚，那么需要遵循这些规范：

•Bank 2K用于SDRAM ECC、地址和命令信号：

—

•

Lane 3用于SDRAM ECC信号。仅可以将该通道中所剩余的管脚用于FPGA输入。

Lanes 2、1和0用于SDRAM地址和命令信号。可将这些通道中所剩余的管脚用于

FPGA输入和输出。

Bank 2J用于SDRAM数据信号[31..0]，bank 2I用于SDRAM数据信号[63..32]。

—16位数据宽度 — bank 2J的两个通道用于数据。仅可以将这两个数据通道所剩余的管脚

用作FPGA输入。可将另外两个bank 2J的通道，以及bank 2I的所有通道的管脚用作

FPGA输入和输出。

—

32位数据宽度 — 仅可以将bank 2J的所有通道所剩余的管脚用作FPGA输入。可将

bank 2I的所有通道的管脚用作FPGA输入和输出。

64位数据宽度 — 仅可以将bank 2J和2I的所有通道所剩余的管脚用作FPGA输入。

5.7.5. 指南：最大化DC电流限制

对于 Arria 10 器件的任何数量连续的I/O管脚的最大化DC电流没有限制。

Arria 10 器件符合V

CCIO

Electro-Migration (EM)规则和所有I/O标准驱动强度设置的IR降压目

标 — 确保了器件生命周期的可靠性。

5.7.6. 指南：Altera LVDS SERDES IP内核实例

在DPA或soft-CDR模式下，仅能对每个I/O bank例化一个Altera LVDS SERDES IP内核实

例。

相关链接

•

Arria 10 GX器件的模块化I/O Bank (第108页)

Arria 10 GT器件的模块化I/O Bank (第111页)

Arria 10 SX器件的模块化I/O Bank (第112页)

5.7.7. 指南：Soft-CDR模式的LVDS SERDES管脚对

在soft-CDR模式中仅能使用指定LVDS管脚对。请参阅每个器件的管脚说明（pinout）文件以确

定支持soft-CDR模式的LVDS管脚对。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

Soft-CDR模式 (第151页)

外设时钟网络 (第74页)

提供了关于PCLK网络的详细信息。

•

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172

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5.7.8. 指南：Arria 10 GPIO性能的最小化高抖动的影响

在Arria 10设计流程中，按照这一指南可以最小化对GPIO性能的抖动影响。

•使用Intel PDN工具2.0执行电源配送网络分析。这一分析帮助您设计一个带有必要的去耦电

容的更可靠且更高效的电源配送网络。使用Arria 10早期功耗估算器(EPE)来确定V

和其它

电源供应的电流要求。基于所有电源供应轨，尤其是V

电源轨的电流要求来执行PDN分析。

将电压稳压器与远程检测管脚一起使用来补偿在保持内核性能的情况下，与PCB相关的DC IR

压降和V

电源中的器件封装。有关差分远程传感器管脚的V

电源的连接指南的详细信息，

请参考管脚连接指南。

输入时钟抖动必须符合Arria 10 PLL输入时钟周期到周期的抖动规范，从而产生低PLL输出时

钟抖动。必须提供抖动小于120 ps的干净时钟源。有关所建议的操作条件的详细信息，请参

考器件数据表中的PLL规范。

使用专用PLL时钟输出管脚来发送时钟信号，实现更好的抖动性能。每个I/O bank中的I/O

PLL支持两个专用的时钟输出管脚。可以将PLL专用时钟输出管脚作为FPGA的参考时钟源使

用。为了实现最佳的抖动性能，可以提供一个外部干净的时钟源。有关PLL专用时钟输出管脚

的抖动规范的详细信息，请参考器件数据表。

如果GPIO运行在高于250 MHz的频率上，则使用匹配 I/O校准。SSTL、HSTL、POD和

HSUL I/O标准是匹配的I/O标准。Intel建议您将HSUL I/O标准用以较短走线或者互联小

于两英寸的参考长度。

使用Altera PHYLite的并行接口IP内核，实现GPIO或者源同步I/O接口。Intel建议如果

无法收敛GPIO的时序或者数据速率大于200 Mbps的源同步I/O接口，就使用Altera

PHYLite的并行接口IP内核。有关将Altera GPIO IP内核移植到Altera PHYLite的并行接

口IP内核的指导原则，请参考相关的信息。

使用小型外设时钟(

SPCLK

)网络。

SPCLK

网络用于高速I/O接口，并且提供最小的插入延

迟。下面列出了时钟网络的时钟插入延迟的排列，从最大到最小进行排列：

—

全局时钟网络(

GCLK

)

区域时钟网络(

RCLK

)

大型外设时钟网络(

LPCLK

)

•

SPCLK

相关链接

•

Arria 10 GX、GT和SX器件系列管脚连接指南

Arria 10器件数据手册

GPIO至PHYLite设计移植指南

5.7.9. 指南：外部存储器接口I/O Bank 2A的使用

除了通用I/O用法之外，Arria 10器件也将I/O bank 2A用于器件配置相关的操作。由于与配置

相关的使用，因此将I/O bank 2A用于外部存储器接口时必须遵循几条准则。

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10内核架构和通用I/O手册

173

5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

•即使配置完成，也不要将配置相关操作需要的I/O bank 2A的管脚用作外部存储器接口管脚。

例如：

—

用于Fast Passive Parallel（FPP，快速被动并行）配置总线的管脚

用于Partial Reconfiguration（部分重配置）控制信号的管脚

•

确保外部存储器接口I/O电压与配置I/O电压兼容。

运行Quartus Prime Fitter确定您器件中外部存储器接口的管脚布局是否有效。

关于配置管脚的更多信息，请参阅器件pin-out文件中的"配置功能"（Configuration Function）

列。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

配置方案 (第211页)

器件配置管脚 (第240页)

用于配置管脚的I/O标准和驱动强度 (第241页)

Arria 10 器件封装支持的存储器接口 (第182页)

•

5.8. 文档修订历史

日期

2017年5月

版本

2017.05.08

•

2017年3月

2016年10月

2017.03.15

2016.10.31

修订内容

更新了纵向移植表，移除了Arria 10 GX和Arria 10 SX器件系列之间的纵向移植。

更新了External PLL模式的LVDS接口，阐明 IP内核参数编辑器的Clock

Resource Summary选项卡提供了 IP内核中所需信号的详细信息。

更新了列出I/O缓冲器类型和I/O标准支持的可编程IOE功能的表格。

删除了全部的"初始化"标记。

重命名为Intel。

•

添加了有关在Quartus Prime软件中没有专门分配电流强度情况下的默认预定义电流

强度的信息。

更新了有关OCT校准模块的主题，验证通过使用同一I/O列的任何I/O bank中的

OCT校准模块可以校准OCT的主题。

移除Arria 10 GX器件系列产品中的F36封装。

更新了有关non-DPA模式的接收器偏移裕量的主题，声明TCCS和RCCS在计算

RSKM值的使用情况。

更新了有关上电顺序期间不可驱动I/O管脚以强调超过I/O管脚电流会影响器件的可

靠性并损坏器件的指南。

更新了I/O纵向移植图，添加了SX 570和SX 660器件的KF40封装。

更新了列出I/O标准电压电平的表格，添加2.5 V输入到3.0 V LVTTL/3.0 V

LVCMOS,，以及添加3.0 V输入到2.5 V LVCMOS。

移除了Arria 10 GT器件系列产品中的NF40和UF45封装。

通过从NF45至SF45更新封装，更正了Arria 10 GT 1150器件的模块化I/O

bank的信息。

更新了列出I/O标准的表格，以阐明SSTL-12、SSTL-125、STL-135、差分

SSTL-12、差分SSTL-125和差分SSTL-135 I/O标准支持的Class I和Class II。

更正了列出可编程IOE功能的表格，以移除3 V I/O bank支持的差分输出电压。

6月13日

2016.06.13

•

2016年5月

2016.05.02

•

继续

...

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174

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5. Arria 10

器件的

I/O

和高速

I/O

683461 | 2017.05.08

日期版本

•

修订内容

更新了可编程电流强度列表，以添加对SSTL-135、SSTL-125、SSTL-12、

POD-12、差分SSTL-135、差分SSTL-125、差分SSTL-12和差分POD12 I/O标

准的支持。

对SSTL-12和差分SSTL-12 I/O标准添加了120 Ω OCT选项。

添加了有关使用超过24个通道的时钟DPA接口的指南。

添加了有关I/O PLL参考时钟源的指南。

添加了有关I/O PLL参考时钟输入管脚支持的I/O标准的指南。

添加了有关在HPS共享的I/O bank中使用I/O管脚的指南。

更新了最大化DC电流限制指南主题以指定对任何数量连续的I/O管脚没有限制。

更新了有关与external PLL模式一起使用LVDS接口的主题。更新添加了有关使用

跨越多个bank的发送器通道以及共享DPA和soft-CDR模式的接收器通道的实例和

连接图。

移除了使用外部存储器接口的I/O bank 2A的限制，并添加了使用外部存储器接口的

I/O bank 2A的指南。

对列出I/O标准电压支持的表格进行更新，将3.0 V V

CCIO

输入从2.5 V I/O标准中

移除。

更新了有关MultiVolt I/O接口的内容，将V

CCP

更新为V

。

更正了概述和可编程IOE功能表格中开漏输出、总线保持和弱上拉电阻功能所支持的

I/O标准。

更新了有关数据重对齐模块(位滑)的内容，以指定有效数两据在

rx_bitslip_ctrl

的上升沿后的四个并行时钟周期后可用。之前，有效数据在两

个并行时钟周期后才可用。

更新了有关器件的外部I/O匹配的内容以添加关于将OCT用于SSTL-12和差分

SSTL-12 I/O标准的附注，并注释执行IBIS或SPICE仿真的建议。

更新了有关未校准的R

OCT的内容：

—更新SSTL-15的R

值，移除25 Ω和50 Ω。

—添加了差分SSTL-15、差分SSTL-135、差分SSTL-125、差分SSTL-12、差分

POD12和差分HSUL-12 I/O标准。

•

更新了有关校准的R

OCT的内容以添加差分POD12 I/O标准。

更新了有关校准的R

OCT的内容以移除20 Ω R

OCT支持以及添加差分POD12

I/O标准。

从列出SERDES接收器和发送器I/O标准支持的表格中移除了差分SSTL-2 Class I

和Class II I/O标准。

更新了有关混合电压参考和非电压参考I/O标准的电压参考I/O标准的内容。

添加了设计指南以最小化GPIO性能上的高抖动影响。

对下面的信号名称进行了更新：将

—

dpa_diffioclk

更新成

dpa_fast_clock

—将

dpa_load_en

更新成

dpa_load_enable

•

2015年12月

2015.12.14

•

2015年11月

2015.11.02

•

更新了有关SDR和DDR的串化器旁路操作的内容，以指定串化器旁路通过Altera

GPIO IP内核受到支持。

在有关DPA模块的内容中添加了单位间隔(UI)定义的附注。

更新了有关数据重对齐模块(位滑)的内容。这个位滑翻转值现在自动设置成解串因

子。

更新了有关解串器的内容以指定解串器旁路通过Altera GPIO IP内核受到支持。

更新了有关PLL和时钟的内容，将并行时钟

rx_outclock

和

tx_outclock

更

正成

rx_coreclock

和

tx_coreclock

。

更新了将整数模式中的PLL用于LVDS的内容，以声明I/O PLL操作仅在整数模式下

进行。

继续

...

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5. Arria 10

器件的

I/O

和高速

I/O

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日期版本

•

修订内容

对下面的端口/信号名称进行了更新：将

—

rx_dpll_hold

更新成

rx_dpa_hold

—将

rx_reset

更新成

rx_dpa_reset

—将

rx_channel_data_align

更新成

rx_bitslip_ctrl

—将

rx_cda_max

更新成

rx_bitslip_max

—将

rx_outclock

更新成

rx_coreclock

—将

lvds_diffioclk

和

diffioclk

更新成

fast_clock

—将

lvds_load_en

和

load_en

更新成

load_enable

•对差分通道的管脚布局的内容进行了更新：

—对PLL驱动交错的差分发送器和DPA-enabled接收器通道提高清晰度。

—移除了有关bank布局和SDR I/O的附注。

•

更新了有关external PLL模式下Altera IOPLL和Altera LVDS SERDES IP内核之

间的信号接口的内容。

更新了有关external PLL模式下Altera IOPLL IP内核参数值的内容：

—outclk0的相移从-180°更新成180°

—outclk2的相称从-180/串化因子更新成180/串化因子(-18°更新成18°)

•

在有关non-DPA模式下接收器偏移裕量的内容中更新了RSKM方程的RSKM定义。

将Quartus II实例更改成Quartus Prime。

2015年6月

2015年5月

2015.06.15

2015.05.04

更正纵向移植移图中Arria 10 GT产品系列的标签。

•

更新了有关I/O和差分I/O缓冲器主题的声明以提高清晰度。

更新了Arria 10 GX 160、GX 220、SX 160和SX 220器件的U19封装的I/O资

源信息：

—更新了LVDS I/O数据，从144更新至148

—更新了GPIO的总数，从192至196

—更新了LVDS通道的数量，从72至74

—在图中添加了bank 3A，并移除了bank 3C以及相关的模块化I/O bank表

•

更新了显示IOE结构的图，以阐明延迟链是分开的。

针对Arria 10 GX 270、GX 320、SX 270和SX 320器件的F27封装，更新了

banks 3A (从null至48)以及3B (从48至null)的模块化I/O。

添加了有关可编程开漏输出的主题。

重新构建有关差分通道的管脚布局的主题以增加清晰度。

更正了指定DPA-enabled发送器通道的内容。发送器通道没有DPA模式。

添加了有关对每个I/O bank仅例化一个Altera LVDS SERDES IP内核实例的指

南。

添加了有关在soft-CDR模式中仅使用指定的LVDS管脚对的指南。

更新了介绍external PLL的LVDS接口的使用部分：

—更新了有关Altera IOPLL和Altera LVDS SERDES IP内核中所需信号的信息。

—更新了实例的参数值，使用Altera IOPLL IP内核生成输出时钟。

—更新了external PLL接口信号的LVDS时钟相位关系图。

—更新了显示Altera IOPLL和Altera LVDS SERDES IP内核之间的连接的结构

图。

添加了脚注以声明可对LVDS和POD12 I/O标准使用预加重。POD12 I/O标准支持

DDR4。

更新了有关可编程IOE功能支持的3 V I/O bank的说明。

添加了说明以声明除了FPGA I/O缓冲器，Arria 10 SoC 器件也含有支持差分I/O

标准的HPS I/O缓冲器。

在每个I/O bank位置图中分开I/O bank 2A，来表示它没有连续其它的I/O

bank。

更新了LVDS I/O和SERDES电路说明来阐明每个LVDS通道都含有内置的发送器

SERDES和接收器SERDES。

2015年1月

2014.01.23

•

2014年8月

2014.08.18

•

继续

...

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5. Arria 10

器件的

I/O

和高速

I/O

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日期版本

•

修订内容

移除了片上钳位二极管的参考。Arria 10器件没有片上钳位二极管。使用外部钳位二

极管(如果适用)。

添加了相关信息链接到Arria 10收发器PHY用户指南，介绍了收发器I/O bank 的

位置。

更新了I/O纵向移植图以显示Arria 10 GX和Arria 10 SX器件之间的纵向移植。

将"宏功能"的所有参考更新为"IP内核"。

将"MegaWizard Plug-in Manager"的所有参考更新为"参数编辑器"。

将Altera PLL IP内核的所有参考更新为Altera IOPLL IP内核。

对于将LVDS接口与External PLL模式一起使用的信号名称进行了更新：将

—

tx_inclock

和

rx_inclock

更新成

ext_fclk

—将

tx_enable

和

rx_enable

更新成

ext_loaden

—将

rx_dpaclock

更新成

ext_vcoph[7..0]

—将

rx_synclock

更新成

ext_coreclock

2013年12月

2013.12.02

首次发布。

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10内核架构和通用I/O手册

177

683461 | 2017.05.08

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6. Arria 10 器件的外部存储器接口

Arria 10 外部存储器接口高效的体系结构使您能够适配小模块化I/O bank结构中广泛的宽外部存

储器接口。这种功能使能了对高水平系统带宽的支持。

与上一代Arria器件相比，新的体系结构和解决方案提供了以下优势：

•

在控制器以及从控制器到PHY预收敛时序。

简易的管脚布局。

为了最佳性能和灵活性，体系结构对主接口提供硬核存储控制器和硬核PHY。

相关链接

•

Arria 10器件手册：已知问题

列出了对 Arria 10

器件手册

章节规划的更新。

Arria 10 FPGA和SoC外部存储器资源

提供关于Arria 10外部存储器解决方案的更多资源。

外部存储器接口规范估算器

提供可以查找的参数的工具，并对比Intel FPGA中所支持的外部存储器接口的性能。

6.1. Arria 10 外部存储器接口解决方案的关键特性

•

该解决方案对多种协议提供完全的硬核外部存储器接口。

在内核架构中而不是在器件外设的I/O bank中混合的I/O列的器件功能。

单一硬核 Nios

II模块校准I/O列中的所有存储器接口。

I/O列由I/O模块(称为I/O bank)组结合而成。

每个I/O bank包含专用的整数PLL (IO_PLL)、硬核存储控制器和延迟锁相环。

PHY时钟树与上一代Arria器件相比较短，并且仅跨越一个I/O bank。

跨越多个I/O bank的接口要求多个PLL使用一个平衡的参考时钟网络。

相关链接

Arria 10 器件的外部存储器接口体系结构 (第197页)

提供了关于I/O列和I/O bank体系结构的详细信息。

6.2. Arria 10 器件支持的存储器标准

I/O旨在对现有和即将推出的外部存储器标准提供高性能支持。

例，英特尔保证其FPGA和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔概

不承担因应用或使用本文中描述的任何信息、产品或服务而产生的任何责任和义务，除非得到英特尔书面上的明确同意。建议英

特尔客户在信赖任何已发布的信息之前以及下单订购产品或服务之前，应先获取最新版本的器件规格。

*其他的名称和品牌可能是其他所有者的资产。

ISO

9001:2015

Registered

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

表 70.硬核存储控制器支持的存储器标准

该表列出了硬核存储控制器的综合性能。关于具体信息，请参考外部存储器接口规范评估和Arria 10器件数据表。

存储器标准速率支持

1/4速率

Ping Pong PHY支持

Yes

—

最大频率

(MHz)

1,067

1,200

533

667

1,067

533

667

933

533

800

DDR4 SDRAM

DDR3 SDRAM

1/2速率

Yes

—

1/4速率

Yes

—

DDR3L SDRAM

1/2速率

Yes

—

1/4速率

Yes

—

LPDDR3 SDRAM

1/2速率

1/4速率

—

表 71.软核存储控制器支持的存储器标准

存储器标准速率支持

1/4速率

全速率

1/2速率

最大频率

(MHz)

1,200

1,067

333

550

333

633

RLDRAM 3

(10)

QDR IV SRAM

(10)

QDR II SRAM

QDR II+ SRAM

全速率

1/2速率

QDR II+ Xtreme SRAM

全速率

1/2速率

表硬核存储控制器支持的存储器标准

硬核处理器系统(HPS)仅在 Arria 10 SoC器件中可用。

存储器标准速率支持

1/2速率

最大频率

(MHz)

1,200

1,067

933

DDR4 SDRAM

DDR3 SDRAM

DDR3L SDRAM

(10)

Arria 10器件通过使用带软核存储控制器的硬核PHY来支持此外部存储器接口。

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

相关链接

•

外部存储器接口规范估算器

提供可以查找的参数的工具，并对比Intel FPGA中所支持的外部存储器接口的性能。

Ping Pong PHY IP (第197页)

提供了Ping Pong PHY的简介。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.3. Arria 10 器件的外部存储器接口宽度

Arria 10 器件可支持以下外部存储器接口宽度：

•

表 73.

DDR4和DDR3支持多达x144个接口

RLDRAM 3和QDR II+ Xtreme支持多达x72个接口

接口宽度要求的I/O Bank

该表列出了需要支持不同外部存储器接口宽度的I/O的数量。必须使用相同I/O列中的I/O bank来实现每个单一的存储器接

口。

该表是一种指南，它代表这些接口宽度最坏的情况。某些接口可以通过较少的I/O来实现，并且不会占用全部的I/O bank。

除了DDR4接口，如果 address/command 管脚超过36个，就需要比表中所列的数量多一个I/O bank。对于DDR4接口，

如果 address/command 管脚超过37个，就需要额外的I/O bank。

接口宽度

x16, x24, x32, x40

x48, x56, x64, x72

x80, x88, x96, x104

x112, x120, x128, x136

x144

I/O Bank的数量

6.4. Arria 10 器件的外部存储器接口I/O管脚

存储器接口电路可用于每个I/O bank。 Arria 10 器件功能对差分读取数据选通和时钟操作采用差

分输入缓冲器。

I/O bank中的控制器和定序器仅可以驱动address command (A/C)管脚来固定位于相同I/O

bank的I/O通道。A/C管脚的最小要求是三个通道。不过，I/O bank的控制器和定序器可以驱动

数据组到相邻I/O bank的I/O通道(上面和下面)。

不用于存储器接口功能的管脚可用作通用I/O (GPIO)管脚。

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Arria

10内核架构和通用I/O手册

180

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

图 125.I/O Bank接口共享

该表显示了两个x16接口共享三个I/O bank的实例。

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

NIOS II

processor

数据管脚

地址命令管脚（固定）

未使用（用作GPIO）

相关链接

I/O Lane

Arria 10 器件的外部存储器接口体系结构 (第197页)

提供了关于I/O列和I/O bank体系结构的详细信息。

6.4.1. 指南：外部存储器接口I/O Bank 2A的使用

除了通用I/O用法之外，Arria 10器件也将I/O bank 2A用于器件配置相关的操作。由于与配置

相关的使用，因此将I/O bank 2A用于外部存储器接口时必须遵循几条准则。

•即使配置完成，也不要将配置相关操作需要的I/O bank 2A的管脚用作外部存储器接口管脚。

例如：

—

•

用于Fast Passive Parallel（FPP，快速被动并行）配置总线的管脚

用于Partial Reconfiguration（部分重配置）控制信号的管脚

确保外部存储器接口I/O电压与配置I/O电压兼容。

运行Quartus Prime Fitter确定您器件中外部存储器接口的管脚布局是否有效。

关于配置管脚的更多信息，请参阅器件pin-out文件中的"配置功能"（Configuration Function）

列。

相关链接

•Arria 10器件管脚输出(Pin-Out)

提供了每种Arria 10器件的管脚输出文件。对于SoC器件，管脚输出文件也列出了FPGA

架构和HPS共享的I/O bank。

配置方案 (第211页)

器件配置管脚 (第240页)

用于配置管脚的I/O标准和驱动强度 (第241页)

Arria 10 器件封装支持的存储器接口 (第182页)

•

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I/O Lane

I/O Bank

Controller

I/O Lane

6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5. Arria 10 器件封装支持的存储器接口

注意

: I/O bank中I/O管脚的数量，以及I/O bank的可用性，在器件封装中有所不同。只有48个I/O

管脚的I/O bank对外部存储器接口可用。有关可用于每种器件封装的I/O bank以及I/O bank连

续位置的详细信息，请参考相关信息。

含有ECC的DDR3 x40在 Arria 10 中的封装支持 (第183页)

Single和Dual-Rank的DDR3 x72(含有ECC)在 Arria 10 中的封装支持 (第185页)

含有ECC的DDR4 x40在 Arria 10 中的封装支持 (第187页)

Single-Rank含有ECC的DDR4 x72在 Arria 10 中封装支持 (第189页)

Dual-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持 (第191页)

Arria 10的HPS外部存储器接口连接 (第192页)

相关链接

•Arria 10 器件的GPIO Bank、SERDES和DPA位置 (第100页)

•Arria 10 GX器件的模块化I/O Bank (第108页)

•Arria 10 GT器件的模块化I/O Bank (第111页)

•Arria 10 SX器件的模块化I/O Bank (第112页)

•指南：外部存储器接口I/O Bank 2A的使用 (第173页)

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10内核架构和通用I/O手册

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.1. 含有ECC的DDR3 x40在 Arria 10 中的封装支持

要支持一个含有ECC的DDR3 x40接口(32位数据 + 8位数据)，需要两个I/O bank。

表 74.每种器件封装支持的DDR3 x40接口(含有ECC)的数量(不包含HPS实例)

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

(12)

—

F27

—

(12)

—

F29

—

(12)

—

F34

—

(12)

F35

—

(12)

NF40

—

(12)

KF40

—

(11)

—

(11)

(12)

产品系列

RF40

—

NF45

—

SF45

—

UF45

—

(11)

(12)

(11)

(12)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

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6. Arria 10

器件的外部存储器接口

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表 75.每种器件封装支持的DDR3 x40接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

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F35

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NF40

—

KF40

—

(13)

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

(13)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

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器件的外部存储器接口

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6.5.2. Single和Dual-Rank的DDR3 x72(含有ECC)在 Arria 10 中的封装支持

要支持single和dual-rank含有ECC (64位数据 + 8位ECC)的DDR3 x72接口，需要三个

I/O bank。

表 76.每种器件封装支持的Single和Dual-rank的DDR3 x72接口(含有ECC)的数量 (不包含

HPS实例)

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

(14)

—

(14)

(15)

产品系列

F27

(14)

—

(14)

(15)

F29

(14)

—

(14)

(15)

F34

—

(14)

—

(14)

(15)

F35

—

(14)

—

(14)

(15)

NF40

—

(14)

—

(14)

(15)

KF40

—

(15)

RF40

—

NF45

—

SF45

—

UF45

—

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

—

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

(14)

(15)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

这个数据包括HPS共享的I/O bank来实现内核EMIF配置。

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器件的外部存储器接口

683461 | 2017.05.08

表 77.每种器件封装支持的Single和Dual-rank的DDR3 x72接口(含有ECC)的数量 (包含HPS

实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

注意

: 对于一些器件封装，可以将3 V I/O bank用于外部存储器接口。不过，最大化存储器接口时钟频率被限制

在533 MHz。要使用更高的存储器接口时钟频率，从外部存储器接口中排除3 V I/O bank。

封装产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

(16)

—

F34

—

(16)

F35

—

(16)

NF40

—

(16)

KF40

—

RF40

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NF45

—

SF45

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UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

(16)

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

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器件的外部存储器接口

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6.5.3. 含有ECC的DDR4 x40在 Arria 10 中的封装支持

要支持一个含有ECC的DDR4 x40接口(32位数据 + 8位ECC)，需要两个I/O bank。

表 78.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

(17)

—

F27

—

(17)

—

F29

—

(17)

—

F34

—

(17)

F35

—

(17)

每种器件封装支持的DDR4 x40接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(17)

KF40

—

(18)

(17)

RF40

—

NF45

—

SF45

—

UF45

—

(18)

(17)

(18)

这个数据包括HPS共享的I/O bank来实现内核EMIF配置。

这个数字包括将3 V I/O bank用于外部存储器接口。否则，外部存储器接口的数量可能被减至1个。

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器件的外部存储器接口

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表 79.每种器件封装支持的DDR4 x40接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

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器件的外部存储器接口

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6.5.4. Single-Rank含有ECC的DDR4 x72在 Arria 10 中封装支持

要支持single-rank的DDR4 x72接口(64位数据 + 8位ECC)，需要三个I/O bank。

表 80.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

(19)

—

F34

—

(19)

F35

—

(19)

每种器件封装支持的Single-Rank的DDR4 x72接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(19)

KF40

—

(19)

RF40

—

NF45

—

SF45

—

UF45

—

(19)

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

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器件的外部存储器接口

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表 81.每种器件封装支持的Single-Rank的DDR4 x72接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

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器件的外部存储器接口

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6.5.5. Dual-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持

要支持dual-rank含有ECC的DDR4 x72接口(64位数据 + 8位ECC)，需要3.25 I/O

bank(在相邻的I/O bank三个I/O bank和一个I/O通道)。

表 82.

产品系列

U19

GX 160

GX 220

GX 270

GX 320

GX 480

GX 570

GX 660

GX 900

GX 1150

GT 900

GT 1150

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

(20)

—

F34

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(20)

F35

—

(20)

每种器件封装支持的Dual-Rank的DDR4 x72接口(含有ECC)的数量(不包含HPS实例)

封装

NF40

—

(20)

KF40

—

(20)

RF40

—

NF45

—

SF45

—

UF45

—

(20)

这个数字包括HPS共享的I/O bank来实现内核EMIF配置。

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6. Arria 10

器件的外部存储器接口

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表 83.每种器件封装支持的Dual-Rank的DDR4 x72接口(含有ECC)的数量(包含HPS实例)

该表显示的所支持的接口数量不包括HPS连接到外部SDRAM的接口。FPGA内核中的主端口通过HPS中可配置的FPGA-to-

SDRAM桥接端口可以访问HPS连接的外部存储器接口。

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

封装

NF40

—

KF40

—

RF40

—

NF45

—

SF45

—

UF45

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

DDR4的外部存储器接口实现的实例

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.5.6. Arria 10的HPS外部存储器接口连接

必须把Arria 10外部存储器接口用作HPS Qsys IP组件，以便将外部SDRAM连接到HPS。可以

例化除HPS Qsys组件外的Qsys子系统中HPS组件的Arria 10外部存储器接口。必须将HPS组

件的EMIF管道连接到Arria 10外部存储器接口的HPS的EMIF管道，以便将HPS连接到外部

SDRAM存储器。

HPS存储器接口被固定在x40宽度的I/O Bank 2K和2J，以及x64/x72宽度的2K、2J和2I。

当外部SDRAM存储器连接到HPS时，对于I/O bank (2K、2J、2I)中FPGA内核对HPS存储器

接口的利用未使用的I/O的适用性有限制。

当HPS连接到外部SDRAM存储器时，没有其它的Arria 10外部存储器接口IP实例可被布局在同

一I/O列。

相关链接

External Memory Interface Handbook Volume 3: Reference Material - Functional

Description - HPS Memory Controller

有关Arria 10 EMIF硬核处理器子系统限制和布局的详细信息。

6.5.6.1. HPS含有ECC的DDR3 x40在Arria 10中的封装支持

要支持HPS中含有ECC的一个DDR3 x40接口 (32位数据 + 8位ECC)，需要使用DDR列中

3 V I/O bank顶部下面的两个I/O bank。

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6. Arria 10

器件的外部存储器接口

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表 84.

产品系列

每种器件封装支持的HPS的DDR3 x40接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.6.2. HPS的Single和Dual-Rank含有ECC的DDR3 x72在 Arria 10 中的封装支持

要支持HPS中含有ECC (64位数据 + 8位ECC) single和dual-rank的一个DDR3 x72接口，

需要使用DDR列3 V I/O bank顶部下面的三个I/O bank。

表 85.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的Single和Dual-Rank的DDR3 x72接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.5.6.3. HPS含有ECC的DDR4 x40在Arria 10中的封装支持

要支持HPS中含有ECC的一个DDR4 x40接口 (32位数据 + 8位ECC)，需要使用DDR列中

3 V I/O bank顶部下面的两个I/O bank。

表 86.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的DDR4x40接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

Intel

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器件的外部存储器接口

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相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

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Intel

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6. Arria 10

器件的外部存储器接口

683461 | 2017.05.08

6.5.6.4. HPS的Single-Rank含有ECC的DDR4 x72在 Arria 10 中的封装支持

要支持HPS中含有ECC (64位数据 + 8位ECC) single-rank的一个DDR4 x72接口，需要使

用DDR列3 V I/O bank顶部下面的三个I/O bank。

表 87.

产品系列

U19

SX 160

SX 220

SX 270

SX 320

SX 480

SX 570

SX 660

—

F27

—

F29

—

每种器件封装支持的HPS的Single-Rank的DDR4 x72接口(含有ECC)的数量

该表列出了仅支持HPS的外部存储器接口的数量。

封装

F34

—

F35

—

NF40

—

KF40

—

相关链接

•

器件种类和应用

提供了关于器件封装，例如：类型、大小和管脚数的详细信息。

Arria 10器件数据表 - 硬核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

Arria 10器件数据表 - 软核存储控制器支持的存储器标准

对每种器件速率等级支持的存储器接口时钟频率提供信息。

6.6. Arria 10 器件支持的外部存储器接口IP

表 88.每种存储器标准支持的Intel FPGA IP的类型

该表列出了Intel所提供的存储控制器IP。您也可以将自身的软核存储控制器用于 Arria 10 器件所支持的所有存储器标准。

存储器标准

硬核

DDR4 SDRAM

(21)

DDR3 SDRAM

(22)

DDR3L SDRAM

(22)

LPDDR3 SDRAM

(23)

Yes

定序器

软核

—

Yes

硬核定序器

继续

...

(21)

(22)

(23)

x4/x8 DQ组，POD12 I/O标准，以及突发长度BL8。

x4/x8 DQ组和突发长度BL8。

Arria 10器件支持单组件x32数据使用x8 DQ组。

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器件的外部存储器接口

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存储器标准

硬核

RLDRAM 3

(24)

QDR IV SRAM

QDR II/II+/II+ Xtreme SRAM

—

定序器

软核

Yes

硬核定序器

Yes

相关链接

Arria 10 器件支持的存储器标准 (第178页)

列出了Arria 10器件所支持的所有存储器标准。

6.6.1. Ping Pong PHY IP

Ping Pong PHY允许两个存储器接口以共享使用时序复用的address/command总线。与两个独

立接口相比，Ping Pong PHY为您提供使用更少管脚的优势，并且不对吐吞量造成任何影响。

图 Pong PHY 1T时序

通过Ping Pong PHY，将其中一个控制器输出延迟一个全速率时钟周期，两个独立控制器中的address和command信号被多

路复用到共享总线。导致1T时序，在每个全速率时钟周期发布一个新的命令。

CSn[0]

CSn[1]

Addr, ba

Cmd

Dev1

相关链接

•

Arria 10 器件支持的存储器标准 (第178页)

硬核存储控制器功能 (第200页)

Cmd

Dev0

6.7. Arria 10 器件的外部存储器接口体系结构

Arria 10 外部存储器接口解决方案用于提供高性能、速率以及外部存储器接口可靠的实现。而不像

上一代Arria器件的外设I/O， Arria 10 器件采用I/O列。

(24)

Arria 10器件通过使用带软核存储控制器的硬核PHY来支持此外部存储器接口。

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6. Arria 10

器件的外部存储器接口

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图 127.I/O列体系结构

I/O列由I/O bank和一个I/O-AUX模块组成。

IO-AUX

Hard NIOS

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

I/O Bank

Controller

Sequencer

相关链接

•

Arria 10 外部存储器接口解决方案的关键特性 (第178页)

Arria 10 器件的外部存储器接口I/O管脚 (第180页)

I/O Lane

6.7.1. I/O Bank

硬核IP被组织成垂直I/O bank。这些模块化I/O bank可能连接在一起形成更大的接口。

每个I/O bank包含下列模块：

•

嵌入式硬核控制器

硬核定序器

专用DLL

整数PLL

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198

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6. Arria 10

器件的外部存储器接口

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•

OCT校准模块

PHY时钟网络

四个I/O通道

6.7.1.1. 硬存储控制器

图 128.

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The Arria 10 hard memory controller is designed for high speed, high performance,

high flexibility, and area efficiency. The hard memory controller supports all the

popular and emerging memory standards including DDR4, DDR3, and LPDDR3.

通过实现高级动态命令和数据重排序算法来实现高性能。此外，本设计还采用高效流水线技术，以

提高存储器带宽的使用以及在保持高速的同时降低延迟。硬核解决方案提供最佳的可用性和较短的

上市时间。控制器内部以及从控制器到PHY的时序因简化时序收敛已被Intel预先关闭。

该控制器体系结构是一种模块化设计，适用于单一I/O bank。这种结构为硬核解决方案提供最佳灵

活性。

•可将每个I/O bank配置成以下路径之一：

—控制路径，以驱动所有用于存储器接口的address/command管脚

—数据路径，以驱动用于DDR型接口的最高32位数据管脚。

•存储控制器可放置在任意位置。

•可将多个bank打包在一起，形成不同宽度（最高 144位）的存储器接口。

为获得更大灵活性，可旁路硬存储控制器，并根据需要使用定制IP。

硬存储控制器体系结构

Sideband

Control

Global Timer

CommandBurstTiming

GeneratorAdapterBank Pool

Arbiter

Burst_gen

ECC / RMW

Data Buffer

Controller

Control

Control MMR

Read / Write Data Buffer

硬存储控制器由以下逻辑块组成：

•Core和PHY接口

•主控制路径

•数据缓冲控制器

•读写数据缓冲器

Intel

Arria

10内核架构和通用I/O手册

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Intel Arria 10 内核架构和通用 I O 手册说明书

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