2024年3月8日发(作者：却高懿)

DDR3 布线技巧

DDR3 是电子系统中极其重要的一种芯片。 它可以在时钟线的上升沿和下降沿分别对数据进 行读取操作。故有着很高的读写速率。但正是这高速的读写速率是的 DDR3 的系统在布局 布线上有着很高的要求。正确的布局布线不仅可以使的 DDR3 存储系统可以正常的工作。 并且可以很大程度上减少电磁干扰。 下面是一些关于 DDR3 的布线规则和建议：

1：最少三层信号线，最好四层 2：使用 FBGA 封装的 DDR 器件，要求 DQ,DQS,DM 和时钟信号线以

Vss 为参考。地址， 命令，控制线以 VDD 为参考。为了保证良好的电源供电，通常的方法是在 PCB 外层信号 层铺上 VDD。 3：减小信号返回路径的长度，减小传输电流和电磁辐射。Micron 要求把 Vdd 和

Vss 相邻近 放置。 4：Vref 的建议：低电感去耦电容离 Vref 引脚越近越好。Vref 的线越粗短越好。为了减少 耦合，Vref 离信号线最少 2cm。 5：对于轻载， （小于四个 DDR3 器件）可以通过简单的电阻分压产生 Vref。这样 Vref 可以 跟踪到 VddQ 的任何电压变化。 6：对于器件非常多，负载特别重的情况下。用一个电源 IC 就可以了。常用的 DDR3 比如 Micron 成功的使用了很多内置 MOSFET 的开关电源。 7： 这些电源可以为 VTT 电路提供 3A 的电流， 并且有一个独立的线性的可提供 3ma 的 Vref。

8： 设计准则： ref 最小 20-25mil 宽， 以减小线上的电感。 和其他邻近的信号线最少有 15-25mil 的间距。 Vref 和 VddQ 之间放置 0.1uf 的去耦电容。 Vref 和 VssQ 之间放置 0.1uf 的去耦电容。 放置去耦电容以去耦。

1、

认识DDR：

严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为

是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的

意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针距离。但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。

DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作

频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率 DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新

生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为

DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到 DDR3是针对Windows Vista的新一代内存技术（目前主要用于显卡内存），频率在800M以

(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使

(2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时

间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。

(3)降低显卡整体成本：DDR2显存颗粒规格多为4M X 32bit，搭配中高端显卡常用的128MB显

存便需8颗。而DDR3显存规格多为8M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存

(4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特

性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低

目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。

2、

认识DIMM

常见的内存模组有三种：Unbuffered DIMM(UDIMM)，Registered DIMM(RDIMM)和SODIMM。首

先解释DIMM的含义，DIMM指Dual Inlined Memory Module，即双列直插式内存模组。

Unbuffered DIMM：

Unbuffered DIMM，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。

早期的SDR内存模组，有Buffered类型的，现在已经很少见了。Buffered内存模组和后面提

到的Registered内存模组并不是同一个东西，Buffered内存模组是将地址和控制信号等经过

Registered DIMM：

Registered DIMM，其地址和控制信号经过寄存，时钟经过PLL锁相，定位在工作站和服务器

Registered内存模组，相对于Unbuffered内存模组，优点是无论是模组级还是主板级，都更

易于实现更高的容量，稳定性也有所加强，但对于单个的读写访问，会滞后一个时钟周期。

SODIMM：

Small Outline DIMM，定位于笔记本市常

SODIMM是相对于DIMM而言的，前面提到的Unbufferd DIMM和Registered DIMM都隶属于

DIMM，内存模组的长度等，包括金手指的信号分布在内都是一样的。而SODIMM可以理解为小

Registered DIMM的时序：

Registered DIMM和其他内存条相比增加了两种关键的器件，PLL和register。

PLL：

Phase Locked Loop，锁相环，在模组中起到调节时序，增加时钟驱动力的作用。

一般而言，无论是SDR还是DDR或DDR2的PLL，其输入输出管脚及其工作原理都是相似的。应

用在内存模组上的PLL一般都有一个时钟输入，一个Feedback反馈输入，数个时钟输出及一

3、

DDR信号分析

目前，比较普遍使用中的

DDR2的速度已经高达800 Mbps，甚至更高的速度，如1066 Mbps，而DDR3

的速度已经高达1600 Mbps。对于如此高的速度，从PCB的设计角度来讲，要做到严格的序

匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为PCB叠层、阻抗、互联拓扑时延匹配、串 A. PCB的叠层（stackup）和阻抗对于一块受PCB层数约束的基板（如 4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VCC 平面层，Vtt和Vref在VCC平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOC和DQS信号。另外，所有的匹配电阻必须上在

DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到

ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70

Ohms之间。

B. 互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS

都是点对点的互联方式，所以不需要任何的拓扑结

构，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合

2024年3月8日发(作者：却高懿)

DDR3 布线技巧

DDR3 是电子系统中极其重要的一种芯片。 它可以在时钟线的上升沿和下降沿分别对数据进 行读取操作。故有着很高的读写速率。但正是这高速的读写速率是的 DDR3 的系统在布局 布线上有着很高的要求。正确的布局布线不仅可以使的 DDR3 存储系统可以正常的工作。 并且可以很大程度上减少电磁干扰。 下面是一些关于 DDR3 的布线规则和建议：

1：最少三层信号线，最好四层 2：使用 FBGA 封装的 DDR 器件，要求 DQ,DQS,DM 和时钟信号线以

Vss 为参考。地址， 命令，控制线以 VDD 为参考。为了保证良好的电源供电，通常的方法是在 PCB 外层信号 层铺上 VDD。 3：减小信号返回路径的长度，减小传输电流和电磁辐射。Micron 要求把 Vdd 和

Vss 相邻近 放置。 4：Vref 的建议：低电感去耦电容离 Vref 引脚越近越好。Vref 的线越粗短越好。为了减少 耦合，Vref 离信号线最少 2cm。 5：对于轻载， （小于四个 DDR3 器件）可以通过简单的电阻分压产生 Vref。这样 Vref 可以 跟踪到 VddQ 的任何电压变化。 6：对于器件非常多，负载特别重的情况下。用一个电源 IC 就可以了。常用的 DDR3 比如 Micron 成功的使用了很多内置 MOSFET 的开关电源。 7： 这些电源可以为 VTT 电路提供 3A 的电流， 并且有一个独立的线性的可提供 3ma 的 Vref。

8： 设计准则： ref 最小 20-25mil 宽， 以减小线上的电感。 和其他邻近的信号线最少有 15-25mil 的间距。 Vref 和 VddQ 之间放置 0.1uf 的去耦电容。 Vref 和 VssQ 之间放置 0.1uf 的去耦电容。 放置去耦电容以去耦。

1、

认识DDR：

严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为

是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的

意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针距离。但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。

DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作

频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率 DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新

生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为

DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到 DDR3是针对Windows Vista的新一代内存技术（目前主要用于显卡内存），频率在800M以

(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使

(2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时

间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。

(3)降低显卡整体成本：DDR2显存颗粒规格多为4M X 32bit，搭配中高端显卡常用的128MB显

存便需8颗。而DDR3显存规格多为8M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存

(4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特

性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低

目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。

2、

认识DIMM

常见的内存模组有三种：Unbuffered DIMM(UDIMM)，Registered DIMM(RDIMM)和SODIMM。首

先解释DIMM的含义，DIMM指Dual Inlined Memory Module，即双列直插式内存模组。

Unbuffered DIMM：

Unbuffered DIMM，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。

早期的SDR内存模组，有Buffered类型的，现在已经很少见了。Buffered内存模组和后面提

到的Registered内存模组并不是同一个东西，Buffered内存模组是将地址和控制信号等经过

Registered DIMM：

Registered DIMM，其地址和控制信号经过寄存，时钟经过PLL锁相，定位在工作站和服务器

Registered内存模组，相对于Unbuffered内存模组，优点是无论是模组级还是主板级，都更

易于实现更高的容量，稳定性也有所加强，但对于单个的读写访问，会滞后一个时钟周期。

SODIMM：

Small Outline DIMM，定位于笔记本市常

SODIMM是相对于DIMM而言的，前面提到的Unbufferd DIMM和Registered DIMM都隶属于

DIMM，内存模组的长度等，包括金手指的信号分布在内都是一样的。而SODIMM可以理解为小

Registered DIMM的时序：

Registered DIMM和其他内存条相比增加了两种关键的器件，PLL和register。

PLL：

Phase Locked Loop，锁相环，在模组中起到调节时序，增加时钟驱动力的作用。

一般而言，无论是SDR还是DDR或DDR2的PLL，其输入输出管脚及其工作原理都是相似的。应

用在内存模组上的PLL一般都有一个时钟输入，一个Feedback反馈输入，数个时钟输出及一

3、

DDR信号分析

目前，比较普遍使用中的

DDR2的速度已经高达800 Mbps，甚至更高的速度，如1066 Mbps，而DDR3

的速度已经高达1600 Mbps。对于如此高的速度，从PCB的设计角度来讲，要做到严格的序

匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为PCB叠层、阻抗、互联拓扑时延匹配、串 A. PCB的叠层（stackup）和阻抗对于一块受PCB层数约束的基板（如 4层板）来说，其所有的信号线只能走在TOP和BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为VCC 平面层，Vtt和Vref在VCC平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOC和DQS信号。另外，所有的匹配电阻必须上在

DDR3的设计时，单端信号的终端匹配电阻在40和60 Ohms之间可选择的被设计到

ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在30-70

Ohms之间。

B. 互联通路拓扑

对于DDR2和DDR3，其中信号DQ、DM和DQS

都是点对点的互联方式，所以不需要任何的拓扑结

构，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合