2024年4月4日发(作者：针真仪)
DDR2-800和DDR3在PCB设计中的信号完整性问题
本文主要针对DDR2/DDR3的设计，SI和PI的各种相关因素都做了全面的介绍。对
于在4层板里设计800 Mbps的DDR2和DDR3是可行的，但是对于DDR3-1600 Mbps
是具有很大的挑战性。
关键词：DDR2-800 DDR3 PCB信号完整性设计 PCB叠层 阻抗
1.前言
目前，比较普遍使用中的DDR2的速度已经高达800 Mbps，甚至更高的速度，如1066
Mbps，而DDR3的速度已经高达1600 Mbps。对于如此高的速度，从PCB的设计角度
来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有
的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为
PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多EDA
工具可以对它们进行很好的计算和仿真，其中Cadence ALLEGRO SI-230 和Ansoft’s
HFSS使用的比较多。
表1:DDR2和DDR3要求比较
表1显示了DDR2和DDR3所具有的共有技术要求和专有的技术要求。
2. PCB的叠层(stackup)和阻抗
对于一块受PCB层数约束的基板(如4层板)来说，其所有的信号线只能走在TOP和
BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为 VDD 平面层，Vtt和
Vref在VDD平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，
同时由于Power层和GND层的间距变小了，从而提高了PI。
互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹
配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100
2024年4月4日发(作者：针真仪)
DDR2-800和DDR3在PCB设计中的信号完整性问题
本文主要针对DDR2/DDR3的设计，SI和PI的各种相关因素都做了全面的介绍。对
于在4层板里设计800 Mbps的DDR2和DDR3是可行的，但是对于DDR3-1600 Mbps
是具有很大的挑战性。
关键词：DDR2-800 DDR3 PCB信号完整性设计 PCB叠层 阻抗
1.前言
目前，比较普遍使用中的DDR2的速度已经高达800 Mbps，甚至更高的速度，如1066
Mbps，而DDR3的速度已经高达1600 Mbps。对于如此高的速度，从PCB的设计角度
来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有
的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为
PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序，目前，有很多EDA
工具可以对它们进行很好的计算和仿真，其中Cadence ALLEGRO SI-230 和Ansoft’s
HFSS使用的比较多。
表1:DDR2和DDR3要求比较
表1显示了DDR2和DDR3所具有的共有技术要求和专有的技术要求。
2. PCB的叠层(stackup)和阻抗
对于一块受PCB层数约束的基板(如4层板)来说，其所有的信号线只能走在TOP和
BOTTOM层，中间的两层，其中一层为GND平面层，而另一层为 VDD 平面层，Vtt和
Vref在VDD平面层布线。而当使用6层来走线时，设计一种专用拓扑结构变得更加容易，
同时由于Power层和GND层的间距变小了，从而提高了PI。
互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗匹
配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100