2024年5月8日发(作者：暴芳蔼)

(19)中华人民共和国国家知识产权局

(12)发明专利说明书

(21)申请号 CN96112603.5

(22)申请日 1996.09.06

(71)申请人 株式会社鹰山;NTT移动通信网株式会社

地址 日本东京

(72)发明人 寿国梁 周长明 山本诚 佐和桥卫 安达文幸 高取直

(74)专利代理机构 中国国际贸易促进委员会专利商标事务所

代理人 杜日新

(51)

H03H17/02

权利要求说明书 说明书 幅图

(10)申请公布号 CN 1152821 A

(43)申请公布日 1997.06.25

(54)发明名称

一种用于通信的滤波器电路

(57)摘要

本发明有一个目的是提供一种用于

通信的滤波器电路，这种低功耗滤波器电

路既能产生模拟输出，也能产生有效的数

字输出。A/D转换器的操作速度可通过周

期性地保持模拟输出信号来减到最小，根

据经验，在捕获后可通过部分地抽样信号

来完成峰值检测。

法律状态

法律状态公告日

法律状态信息

法律状态

权 利 要 求 说 明 书

1.一种用于通信的滤波器电路，包括：

i)用于累加和乘法的装置，用于：

a)用一系列第一采样保持电路来顺序地保持模拟输入信号，

b)在每一保持点用所述模拟输入信号的PN码完成加权的累加，以及

c)输出累加结果作为模拟输出信号，

ii)一个峰值检测单元，根据所述模拟输出信号的一个峰值来决定一个时刻以获取所

述信号，以及

iii)一个A/D转换器，用于将所述模拟输出信号转换成一个数字信号，包括：

a)一个第二采样保持电路，用于仅在获取所述信号的所述时刻保持信号，以及

b)一个量化单元，用于数字化所述第二采样保持电路的输出。

2.如权利要求1中所要求的一种用于通信的滤波器电路，其中所述第二采样保持电

路，包括：

i)与一系列峰值相对应的一系列第三采样保持电路；

ii)一系列开关，用于轮流地输出所述第三采样保持电路的输出中的一个或一个参考

电压；以及

iii)一个控制器，用于控制所述第三采样保持电路的保持时刻和所述开关的打开与

闭合的时刻。

说 明 书

本发明涉及一种用于通信的滤波器电路，特别是一种匹配滤波器，它对于用于

移动式蜂窝无线扩展频谱通信系统和无线局域网(LAN)非常有效。

匹配滤波器是一种在两个信号之间判定一致性的滤波器。在扩展频谱通信中，每个

接收到信号的用户，用分配给他的扩展码实现的匹配滤波器来处理接收的信号，以

便找到相关峰来进行捕获和保持。

这里，假设扩展码为d(i)，抽样间隔为Δt，扩展码长为N，在时刻t前接收的信号

为x(t-iΔt)，匹配滤波器的相关输出y(t)如公式(1)所示。在公式(1)中，d(i)为1比特

的数据流。

$>>y>>(>t>)>>=>>\Sigma >>i>=$

mo>>0>>>N>->1>

>d>>(>i>)>>x>>(>t>-

>iΔt>)>>->->->->->-

>->>(>1>)>>>s>

这里描述一个传统的匹配滤波器电路。在图16的数字匹配滤波器的累加器电路中，

已被数字化了的输入信号X被保存在移位寄存器SFT-REG中并被移位，然后，寄

存在寄存器REG中的乘数在预先给定的抽样时刻，通过许多数字乘法器单元DM

与输入信号相乘。乘法单元的输出通过数字累加器DAD相加。这些运算过程与公

式(1)相符合。为了捕获信号，需要两倍或更高的采样。在这种情况下，图16的电

路结构会变得复杂。因而整个电路的尺寸和功耗会很大。这是一个严重的缺点。虽

然采用声表面波器件(SAW)的电路，但整个电路不能合并到一个大规模集成电路

(LSI)中，而且信噪比(S/N)低。

本发明的申请人提出一种如图17的使用模拟电路的匹配滤波器电路。使用电容耦

合电压驱动型的乘法器和加法器电路，减小了功耗。不管怎样，作为一个匹配滤波

器的输出，数字输出还是必须的，因为目前还要使用常规的数字通信。

本发明解决了以上的常规问题，同时有一个目的：为通信提供一种滤波器电路，这

种低功耗滤波器电路既能产生模拟输出，也能产生有效的数字输出。

在根据本发明的滤波器电路中，A/D转换器的操作速度可通过周期性地保持模拟输

出信号来减到最小，根据经验，在捕获后可通过部分地抽样信号来完成峰值检测。

通过根据本发明的匹配滤波器电路，使用一个相对速率较低的电路作为A/D转换

电路是可能的。因此，从成本、收益和耗电来考虑，是有利的。

图1表示根据本发明的匹配滤波器电路。

图2表示在本发明的第一实施例中的采样保持电路。

图3表示在采样保持电路上的一路采样保持电路。

图4表示该实施例中的第一类型开关电路。

图5表示该实施例中的第二类型开关电路。

图6表示该实施例中的第三类型开关电路。

图7表示该实施例中的A/D转换器电路。

图8表示图7中的A/D转换器的电路。

图9表示该实施例中累加器电路的示意图。

图10表示图9中累加器电路中的抽样保持电中。

图11表示包括在该实施例中的反相放大单元的电路。

图12表示图8和图10中采样保持电路上的复用器的电路。

图13表示图9中累加器电路上第一累加电路的电路。

图14表示图9中累加器电路上第二累加电路的电路。

图15表示图9中累加器电路上第三累加电路的电路。

图16表示常规数字匹配滤波器的框图。

图17表示所提出的模拟匹配滤波器的框图。

图18表示抽样保持电路的动作的定时的时序图。

图19表示抽样保持电路的另一种动作的定时的时序图。

在下文，将参照附图来描述根据本发明的匹配滤波器的第一实施例。

图1中，匹配滤波器包括抽样保持电路“S/H3”-用来保持用于加法和乘法的电路

“MF”的模拟输出信号，和A/D转换单元“A/D”-用来数字化从采样保持电路到下级

图17中的电路“MF”的模拟输出信号Aout。采样保持电路由峰值检测器“PD”控制。

累加单元输出一个时钟信号C1-用来决定保持内部采样保持电路的数据的定时，和

一个复位信号RST-用来向峰值检测器PD指示保持第一采样保持电路数据的时刻。

峰值检测器根据信号控制S/H3。

峰值检测器输出与C1相应的一个时钟C2和一个信号N-以此来指示被采样保持电

路S/H3保持的数据的号数(公式(1)中的i)。可以输出多个N，直到一个给定的数目，

例如3。每一个号数值被一次寄存到采样保持电路(没有在图1中画出)上的寄存器

中，用于寄存的寄存器选择信号RSEL从PD输入到S/H3上。

在图2中，抽样保持电路S/H3包括一系列采样保持电路SH21、SH22和SH23-用

来保持通过适当定时的累加单元的输出Aout。抽样保持电路的输出分别连接到开

关SB2、SB3和SB4上。当电源电压为Vdd时，电压值为Vdd/2的参考电压Vr输

入到每个采样保持电路上，同时Vr输入到与以上开关并联的开关SB1上。SB1到

SB4的输出并行地送入电容C21，电容C21的输出输入到反相放大器INV2。反相

放大器INV2的输出通过电容C22反馈到输入端。SB1到SB4的输出以良好的线性

作为模拟输出信号Ao2输出。

SH21到SH23和SB1到SB4由来自控制器(在图2中以“控制器”标出)的控制信号

STRL2控制。在控制器中，设置了与多通道(multipass)的一系列峰值相对应的许多

寄存器，同时输入数据的定时，也就是显示峰值在数据中的位置的数字(此后，“峰

值号数”)能够通过它们来寄存。寄存器选择信号RSEL，峰值号数信号N和寄存器

写时钟C2从峰值检测器PD输入到控制器，同时每个寄存器中的峰值号数被写入。

在反相放大单元INV2中，开关SA1用来连接输入和输出。反相放大单元INV2的

输入的偏置电压通过闭合SA1来刷新。通过刷新，能够确保获得抽样保持电路的

高的输出精度。

当保持在SH21到SH23中的Aout被输出到下一级时，开关SB2到SB4闭合，同

时当INV2、C21和C22被刷新时，SB1闭合。

抽样保持电路SH21包括分别连接Aout和Vr的开关SWH1和SWH2。象S/H3的

情况一样，开关的输出通过电容C31输入到反相器INV3。通过相互并联的电容

C32和开关SA2把反相器INV3的输入和输出相互连接。采样保持电路SH21通过

控制信号CTRL3控制来读取和保持信号Aout，因为在SWH2打开时，C31和C32

充电。通过INV3的高增益和C32的反馈来保证抽样保持电路输出的良好线性。

SH22和SH23与SH21的构造类似。

在图4中，开关SA1用来顺序连接MOS晶体管T4和与T4极性相反的伪晶体管

(dummy Transistor)DT4(大约T4的一半尺寸)。控制信号CTRL4和经反相器I4反相

的信号输入到门极，当CTRL4为高电平时，输入Tin4直通到输出To4。DT4连接

到INV2的输入上，也就是连接到悬空状态的电容C21上；以便通过DT4的相反

极性进行刷新来消除C21上残余电荷的影响。因此，这就防止了因为开关SA1的

影响使输出变得不准确。因为SA2和SA1具有相同的结构，所以在图上没有表示

出来。下面描述的开关SA…也具有同样的结构。

在图5中，开关SB1具有MOS管T5，控制信号CTRL5和经过反相器I5反相的信

号输入到T5的门极上。当CTRL为高电平时，输入Tin5直通到输出To5上。因为

SB2到SB4与SB1相同，所以它们没有在图上标出，下面描述的开关SB…也具有

同样的结构。

在图6中，在开关SWH1上，CMOS管T6和相反极性的伪晶体管DT6(大约T6的

一半尺寸)串联连接。控制信号CTRL6和经反相器I6反相的信号输入到开关

SWH1的门极上：当CTRL6为高电平时，输入Tin6直通到输出To6。DT6连接到

输出上，也就是连接到处于悬空状态的电容C31上，以便通过DT6的相反极性进

行刷新来消除C31上残余电荷的影响。因此，这就防止了因为开关SWH1的影响

使输出变得不准确。因为SWH2和SWH1结构相同，所以在图中没有表示出。

采样保持电路S/H3的采样和保持时序在图18中给出。从信号输入到SH21起，经

过预先给定的时间Th，SH21的数据从SB2中输出。在完成数据输出之前，SH22

开始接收数据，SB3的数据在其后输出。在SH23保持数据之后，数据从SB4输出。

采样和保持的循环周期Tc从图18中的SH21开始接收数据的起始点给出。假设从

SB2输出开始到SB4输出完成的时间间隔为T1，时间(Th+T1)要设得比Tc短。在

时间{Tc-(Th+T1)}之内，电路通过开关SA1和SB1得到刷新。

以上的实施例是检测三个峰值和使用采样保持电路上的所有电路的情况。在峰值减

少时，例如检测两个峰值，时序如图19所示。

在图19中，从SH21开始接收数据到SH22开始接收数据的时间间隔Td和从SH21

接收数据到SB2输出数据的时间间隔Th设计得与图18中相同。同样输出周期T1

也安排与图18中一样。

在图7中，A/D转换器包括第一量化电路Q1和第二量化电路Q2，其中Q1以S/H3

的输出(图7中的Ai7)为输入，Q2以Q1的输出与Ai7的反相输出为输入。Q1和

Q2分别地产生高位和低位。

量化电路Q1包括如图8所示的四级门限电路Th1、Th2、Th3和Th4。产生的高三

级的每个门限电路的b0到b2的反相输出b0′、b1′和b2′作为内部的中间数据。

最低级的门限电路Th4包括以输入信号Ai8、b0′、b1′和b2′为输入的电容耦合器

CP84，和四级M OS反相器I841、I842、I843和I844。CP84的输出接到I841。信

号b3作为I844的输出而产生。在CP84中，电容C841、C842、C843、C844、

C845和C846并联在一起，输入信号Ai8、b0′、b1′、b2′、电源电压Vcc(＝Vdd)和

地线分别与它们相连。Ai8通过复用器MUX输入到C841，MUX使Ai8和参考电

压Vr轮流地输入到C841上。

第二位的Th3-从最低门限电路数起，包括电容耦合器CP83-其输入为输入信号Ai8，

b0′和b1′，和四级MOS反相器I831、I832、I833和I834。CP83的输入连接到I831

上。产生的信号b2作为I834的输出。在CP83中，电容C831、C832、C833、

C834和C835并联在一起，输入信号Ai8、b0′、b1′、电源电压Vcc和地线分别与

它们相接。通过复用器MUX，Ai8输入到电容C831，MUX使Ai8或参考电压Vr

轮流地输入到C831。

第三位的Th2-从最低门限电路数起，包括一个电容耦合器CP82-其输入为Ai8和

b0′，和四级MOS反相器I821、I822、I823和I824。CP82的输出连接到I821上。

产生的信号b1作为I824的输出。在CP82中，电容C821、C822、C823和C824并

联在一起，输入信号Ai8、b0′、电源电压Vcc和地线分别与它们相连。Ai8通过复

用器MUX作为C821的输入，MUX轮流地输入Ai8或参考电压Vr到C821上。

最高级门限电中睡Th1包括一个以Ai8为输入的电容耦合器CP81和四级MOS反

相器I811、I812、I813和I814。CP81的输出连接到I811上。产生的信号b0作为

I814的输出。在CP81，电容C811、C812和C813并联在一起，输入信号Ai8、电

源电压Vcc和地线分别与它们相接。Ai8通过复用器MUX作为C811的输入，

MUX轮流地输入Ai8或参考电压Vr到C811上。

CP81到CP84的电容量见表1，输出b0、b1、b2和b3对输入信号Ai8的响应见表

2。

表1

id="table1">

表

2

表1中的Cu不必是最小容量，如果对第一电容耦合器Cu是相同的，也是完全可

以的。在表2中，电压(Vdd/16)表示成Va。

上面的量化电路Q1产生了从b0到b3的输出。信号b0到b3是二进制的，通过图

7上的电容耦合器CP7加权并加到Ai7的反相输出上。Ai7通过反相放大单元

INV71作为C73的输入，INV71的输出通过电容C72反馈到它的输入上。反相放

大器的输出为-Ai7(C71/C72)，这里设成C71＝C72。电容耦合器CP7的输出通过反

相放大部分INV72作为Q2的输入，INV72的输出通过电容C74反馈到它的输入上。

在电容耦合器CP7中，电容C73、C75、C76、C77、C78并联在起，-Ai7、b0、b1、

b2和b3与这些电容相连。CP74和CP7的电容比为：

C73∶C74∶C75∶C76∶C77∶C78＝16∶1∶8∶4∶2∶1。量化电路Q2的结构与

Q1类似，这里忽略对Q2的描述。

在图9中，累加电路MF、输入电压Vin(参照参考电压Vr的电压)并联到一系列采

样保持电路S/H91到S/H96上。从每一个采样保持电路上输出两种类型地输出

H(高)和L(低)。控制电路CTRL9与采样保持电路相连，它控制着Vin的连接以使

Vin顺次地输入到采样和保持电路之一中。

在采样保持电路中，根据控制电路，输入电压Vin引入到H和L中的一个，参考

电压Vr与另一个相接。路线的选择是由将要与输入信号相乘的那一位码字决定的，

这样就完成了乘法运算。

从S/H91到S/H96的采样保持电路(它们由图10中的S/H91代表)的结构如图10所

示，图上输入电压Vin象SB1一样连接到开关SB15上。开关SB15的输出连接到

电容C91上，C91的输出连接到反相放大单元INV9上。INV9的输出作为两个复

用器MUX91和MUX92的输入。共用的参考电压Vr连接到复用器上。当SB15闭

合时，与Ai9相对应的电荷对C91充电，同时由INV9来保证输出的线性。此后当

开关SB15打开时，采样保持电路S/H91保持住Ai9。

反相放大单元INV2的结构如图11所示。输入电压Vi10作为三个串联的MOS反

相器I101、I102和I103的输入。最后一级MOS反相器I103的输出Vo10通过反馈

电容C22(见图2)连接到第一级MOS反相器I101上，因此形成闭环增益。反馈电

容的容量设成与C21(见图2)相等，闭环增益为-1。

在反相放大单元INV2中，I103在它的输出端通过接地电容C102接地，I102在它

的输出端通过一对平衡电阻RE101和RE102分别与电源电压和地线相连。通过这

样的结构，防止了包括反馈电路在内的反相放大电路的不稳振荡。

因为INV3、INV71、INV72和INV9与INV2的结构相同，所以忽略掉了它们的图

示。

如图12所示，在图8中的复用器MUX上，每个晶体管电路T121和T122的结构

是把一个nMOS晶体管的源极和漏极分别与pMOS晶体管的漏极和源极相连。在

两个晶体管电路上的nMOS管的源端连接到共同的输出端To12上，如图8所示的

输入电压Ai8(图12中的Ai12)连接到T121的nMOS管的漏端。参考电压Vr连接

到T122的nMOS管的漏极。控制信号CTRL12作为晶体管电路T121的nMOS管

的门极和晶体管电路T122的pMOS管的门极的输入。经过反相器I12已经反相的

CTRL12信号作为T121的pMOS和T122的nMOS的门极的输入。因此，当

CTRL12为高电平时，T121导通，T122截止；当为低电平时，T122导通，T121

截止。也就是MUX能够按照控制信号CTRL12轮流地输出Ai12或Vr。因为图10

中复用器MUX91和MUX92与MUX的结构相同，所以忽略了对它们的描述。

如图13，加法单元AD91p(AD91m具有同样结构)包括一个电容耦合器CP13，

CP13包括的电容数目与一组抽样保持电路的数目相一致，即C131，C132和C133。

CP13的输出连接到与INV2相同的INV13上，以良好的线性性作为输出电压Ao13

输出。

假设电容C131到C133的输入电压为Ai131、Ai132和Ai133，INV13的反馈电容

为CF13，INV13的输出Ao13可表示成公式(2)：

$>>Ao>13>=>-$

>>>C>131>·>Ai>131>+>C

mi>>132>·>Ai>132>+>C>133

>·>Ai>133>>>CF>13>>>->-

>->->->>(>2>)>>>s>

这里Ai131到Ai133和Ao13为参照参考电压Vr的电压，同时作这样的设置C131

＝C132＝C133＝CF13/3。加法器的反相值的归一化输出如公式(3)所示。通过归一

化能防止最大电压超过电源电压。 $>>Ao>13>=>-$

>>>Ai>131>+>Ai>132>+>Ai>133

mn>>>3>>->->->->-

>>(>3>)>>>s>

如图14，加法单元AD92包括一个电容耦合器CP14，它包含的电容为C141和

C142，这一数目和相连接的抽样保持电路的数目相一致。CP14的输出连接到与

INV2相同的INV14上，以良好的线性性输出到INV14的输出。

假设电容C141和C142的输入电压为Ai141和Ai142，INV14的反馈电容为CF14，

INV14的输出Ao14可表示为公式(4)：

$>>Ao>14>=>-$

>>>C>141>·>Ai>141>+>C

mi>>142>·>Ai>142>>>CF>14>>>-

>->->->->>(>4>)>>>s>

这里，Ai141、Ai142和Ao14为参照参考电压Vr的电压，同时作这样的设备：

C141＝C142＝CF14/2。由此可以得到如公式(5)所示的加法器的反相值的归一化输

出。通过归一化防止了最大电压超过电源电压。

$>>Ao>14>=>-$

>>>Ai>141>+>Ai>142>>2>>->-

>->->->>(>5>)>>>s>

如图15，加法单元AD93包括一个电容耦合器CP15，CP15包含电容C151、C152

和C153，这一数目和与AD93相连的电路两个AD91p、两个AD91m和AD92的

数目相一致。CP15的输出连接到与INV2相同的INV15上，以良好的线性性作为

INV15的输出。

假设电容C151到C153的输入电压(参照Vr)为Ai151、Ai152和Ai153，INV15的

反馈电容为CF15，INV15的输出Ao15可表示成公式(6)：

$>>Ao>15>=>-$

>>>C>151>·>Ai>151>+>C

mi>>152>·>Ai>152>+>C>153

>·>Ai>153>>>CF>15>>>->-

>->->->>(>6>)>>>s>

作设置C151＝C152＝C153/2＝CF15/2。由此可以得到如公式(7)所示的加法器的反

相值的归一化输出。通过归一化防止了最大电压超过电源电压。C153的权重为

C151和C152的权重两倍，来减小AD92的归一化的影响。调整C153的输出来平

衡非归一化的Ao13和Ao14。 $>>Ao>15>=>-$

>>>Ai>151>+>Ai>152>+>2>Ai

i>>153>>2>>->->->->->-

>>(>7>)>>>s>

综合AD91p、AD91m、AD92和AD93的计算结果，AD92的输出Ao14和AD93

的输出Ao15(t)分别地表示成公式(8)和(9)，其中假设用于第i个S/H9i的信号

CTRL9为CTRL9(i)，它的反相为ICTRL9(i)。

$>>Ao>14>=>>1>N>>>\Sigma >>i$

>=>0>>>N>->1>

>>>ICTRL>9>>(>i>)>>+>1

>>>2>>V>>(>t>->iΔt>)>>->-

>->->->>(>8>)>>>s>

$>>A>015>=>-$

>>1>N>>{>NAo>14>-

>>Σ>>i>=>0>>>N>->1>

>>>ICTRL>9>>(>i>)>>+>1

>>>2>>V>>(>t>->iΔt>)>>}>-

>->->->>(>9>)>>>s>立即可以得到公式

(10)。

$>>Ao>15>>(>t>)>>=>>1>N$

>>>Σ>>i>=>0>>>N>->1>

>>>CTRL>9>>(>i>)>>V>>(

>>t>->iΔt>)>>-

>ICTRL>9>>(>i>)>>V>>(>t>

->iΔt>)>>>2>>->->->-

>>(>10>)>>>s>

这里，CTRL9(i)＝1或CTRL9(i)＝-1，

当CTRL9(i)＝1时，ICTRL9(i)＝-1，

当CTRL9(i)＝-1时，ICTRL9(i)＝1。

开关SA1到SA12、SB1、SB7到SB14用来刷新电路，能够消除因漏电或其它原

因引起的偏置电压。当可能需要降低耗电时，电源电压的开关SWS用来切断采样

保持电路等电路的电源电压。即使当用于刷新的开关取消时，输出通常是足够精确

的。

在根据本发明的匹配滤波器中，A/D转换电路的操作速度通过周期地保持模拟信号

减到最小，根据经验，在捕获后可通过部分地抽样来完成峰值检测。所以，通过根

据本发明的匹配滤波器电路能够使用一个相对低速率的电路作A/D转换电路。因

此，从成本、收益和耗电来考虑，本发明是有利的。

2024年5月8日发(作者：暴芳蔼)

(19)中华人民共和国国家知识产权局

(12)发明专利说明书

(21)申请号 CN96112603.5

(22)申请日 1996.09.06

(71)申请人 株式会社鹰山;NTT移动通信网株式会社

地址 日本东京

(72)发明人 寿国梁 周长明 山本诚 佐和桥卫 安达文幸 高取直

(74)专利代理机构 中国国际贸易促进委员会专利商标事务所

代理人 杜日新

(51)

H03H17/02

权利要求说明书 说明书 幅图

(10)申请公布号 CN 1152821 A

(43)申请公布日 1997.06.25

(54)发明名称

一种用于通信的滤波器电路

(57)摘要

本发明有一个目的是提供一种用于

通信的滤波器电路，这种低功耗滤波器电

路既能产生模拟输出，也能产生有效的数

字输出。A/D转换器的操作速度可通过周

期性地保持模拟输出信号来减到最小，根

据经验，在捕获后可通过部分地抽样信号

来完成峰值检测。

法律状态

法律状态公告日

法律状态信息

法律状态

权 利 要 求 说 明 书

1.一种用于通信的滤波器电路，包括：

i)用于累加和乘法的装置，用于：

a)用一系列第一采样保持电路来顺序地保持模拟输入信号，

b)在每一保持点用所述模拟输入信号的PN码完成加权的累加，以及

c)输出累加结果作为模拟输出信号，

ii)一个峰值检测单元，根据所述模拟输出信号的一个峰值来决定一个时刻以获取所

述信号，以及

iii)一个A/D转换器，用于将所述模拟输出信号转换成一个数字信号，包括：

a)一个第二采样保持电路，用于仅在获取所述信号的所述时刻保持信号，以及

b)一个量化单元，用于数字化所述第二采样保持电路的输出。

2.如权利要求1中所要求的一种用于通信的滤波器电路，其中所述第二采样保持电

路，包括：

i)与一系列峰值相对应的一系列第三采样保持电路；

ii)一系列开关，用于轮流地输出所述第三采样保持电路的输出中的一个或一个参考

电压；以及

iii)一个控制器，用于控制所述第三采样保持电路的保持时刻和所述开关的打开与

闭合的时刻。

说 明 书

本发明涉及一种用于通信的滤波器电路，特别是一种匹配滤波器，它对于用于

移动式蜂窝无线扩展频谱通信系统和无线局域网(LAN)非常有效。

匹配滤波器是一种在两个信号之间判定一致性的滤波器。在扩展频谱通信中，每个

接收到信号的用户，用分配给他的扩展码实现的匹配滤波器来处理接收的信号，以

便找到相关峰来进行捕获和保持。

这里，假设扩展码为d(i)，抽样间隔为Δt，扩展码长为N，在时刻t前接收的信号

为x(t-iΔt)，匹配滤波器的相关输出y(t)如公式(1)所示。在公式(1)中，d(i)为1比特

的数据流。

$>>y>>(>t>)>>=>>\Sigma >>i>=$

mo>>0>>>N>->1>

>d>>(>i>)>>x>>(>t>-

>iΔt>)>>->->->->->-

>->>(>1>)>>>s>

这里描述一个传统的匹配滤波器电路。在图16的数字匹配滤波器的累加器电路中，

已被数字化了的输入信号X被保存在移位寄存器SFT-REG中并被移位，然后，寄

存在寄存器REG中的乘数在预先给定的抽样时刻，通过许多数字乘法器单元DM

与输入信号相乘。乘法单元的输出通过数字累加器DAD相加。这些运算过程与公

式(1)相符合。为了捕获信号，需要两倍或更高的采样。在这种情况下，图16的电

路结构会变得复杂。因而整个电路的尺寸和功耗会很大。这是一个严重的缺点。虽

然采用声表面波器件(SAW)的电路，但整个电路不能合并到一个大规模集成电路

(LSI)中，而且信噪比(S/N)低。

本发明的申请人提出一种如图17的使用模拟电路的匹配滤波器电路。使用电容耦

合电压驱动型的乘法器和加法器电路，减小了功耗。不管怎样，作为一个匹配滤波

器的输出，数字输出还是必须的，因为目前还要使用常规的数字通信。

本发明解决了以上的常规问题，同时有一个目的：为通信提供一种滤波器电路，这

种低功耗滤波器电路既能产生模拟输出，也能产生有效的数字输出。

在根据本发明的滤波器电路中，A/D转换器的操作速度可通过周期性地保持模拟输

出信号来减到最小，根据经验，在捕获后可通过部分地抽样信号来完成峰值检测。

通过根据本发明的匹配滤波器电路，使用一个相对速率较低的电路作为A/D转换

电路是可能的。因此，从成本、收益和耗电来考虑，是有利的。

图1表示根据本发明的匹配滤波器电路。

图2表示在本发明的第一实施例中的采样保持电路。

图3表示在采样保持电路上的一路采样保持电路。

图4表示该实施例中的第一类型开关电路。

图5表示该实施例中的第二类型开关电路。

图6表示该实施例中的第三类型开关电路。

图7表示该实施例中的A/D转换器电路。

图8表示图7中的A/D转换器的电路。

图9表示该实施例中累加器电路的示意图。

图10表示图9中累加器电路中的抽样保持电中。

图11表示包括在该实施例中的反相放大单元的电路。

图12表示图8和图10中采样保持电路上的复用器的电路。

图13表示图9中累加器电路上第一累加电路的电路。

图14表示图9中累加器电路上第二累加电路的电路。

图15表示图9中累加器电路上第三累加电路的电路。

图16表示常规数字匹配滤波器的框图。

图17表示所提出的模拟匹配滤波器的框图。

图18表示抽样保持电路的动作的定时的时序图。

图19表示抽样保持电路的另一种动作的定时的时序图。

在下文，将参照附图来描述根据本发明的匹配滤波器的第一实施例。

图1中，匹配滤波器包括抽样保持电路“S/H3”-用来保持用于加法和乘法的电路

“MF”的模拟输出信号，和A/D转换单元“A/D”-用来数字化从采样保持电路到下级

图17中的电路“MF”的模拟输出信号Aout。采样保持电路由峰值检测器“PD”控制。

累加单元输出一个时钟信号C1-用来决定保持内部采样保持电路的数据的定时，和

一个复位信号RST-用来向峰值检测器PD指示保持第一采样保持电路数据的时刻。

峰值检测器根据信号控制S/H3。

峰值检测器输出与C1相应的一个时钟C2和一个信号N-以此来指示被采样保持电

路S/H3保持的数据的号数(公式(1)中的i)。可以输出多个N，直到一个给定的数目，

例如3。每一个号数值被一次寄存到采样保持电路(没有在图1中画出)上的寄存器

中，用于寄存的寄存器选择信号RSEL从PD输入到S/H3上。

在图2中，抽样保持电路S/H3包括一系列采样保持电路SH21、SH22和SH23-用

来保持通过适当定时的累加单元的输出Aout。抽样保持电路的输出分别连接到开

关SB2、SB3和SB4上。当电源电压为Vdd时，电压值为Vdd/2的参考电压Vr输

入到每个采样保持电路上，同时Vr输入到与以上开关并联的开关SB1上。SB1到

SB4的输出并行地送入电容C21，电容C21的输出输入到反相放大器INV2。反相

放大器INV2的输出通过电容C22反馈到输入端。SB1到SB4的输出以良好的线性

作为模拟输出信号Ao2输出。

SH21到SH23和SB1到SB4由来自控制器(在图2中以“控制器”标出)的控制信号

STRL2控制。在控制器中，设置了与多通道(multipass)的一系列峰值相对应的许多

寄存器，同时输入数据的定时，也就是显示峰值在数据中的位置的数字(此后，“峰

值号数”)能够通过它们来寄存。寄存器选择信号RSEL，峰值号数信号N和寄存器

写时钟C2从峰值检测器PD输入到控制器，同时每个寄存器中的峰值号数被写入。

在反相放大单元INV2中，开关SA1用来连接输入和输出。反相放大单元INV2的

输入的偏置电压通过闭合SA1来刷新。通过刷新，能够确保获得抽样保持电路的

高的输出精度。

当保持在SH21到SH23中的Aout被输出到下一级时，开关SB2到SB4闭合，同

时当INV2、C21和C22被刷新时，SB1闭合。

抽样保持电路SH21包括分别连接Aout和Vr的开关SWH1和SWH2。象S/H3的

情况一样，开关的输出通过电容C31输入到反相器INV3。通过相互并联的电容

C32和开关SA2把反相器INV3的输入和输出相互连接。采样保持电路SH21通过

控制信号CTRL3控制来读取和保持信号Aout，因为在SWH2打开时，C31和C32

充电。通过INV3的高增益和C32的反馈来保证抽样保持电路输出的良好线性。

SH22和SH23与SH21的构造类似。

在图4中，开关SA1用来顺序连接MOS晶体管T4和与T4极性相反的伪晶体管

(dummy Transistor)DT4(大约T4的一半尺寸)。控制信号CTRL4和经反相器I4反相

的信号输入到门极，当CTRL4为高电平时，输入Tin4直通到输出To4。DT4连接

到INV2的输入上，也就是连接到悬空状态的电容C21上；以便通过DT4的相反

极性进行刷新来消除C21上残余电荷的影响。因此，这就防止了因为开关SA1的

影响使输出变得不准确。因为SA2和SA1具有相同的结构，所以在图上没有表示

出来。下面描述的开关SA…也具有同样的结构。

在图5中，开关SB1具有MOS管T5，控制信号CTRL5和经过反相器I5反相的信

号输入到T5的门极上。当CTRL为高电平时，输入Tin5直通到输出To5上。因为

SB2到SB4与SB1相同，所以它们没有在图上标出，下面描述的开关SB…也具有

同样的结构。

在图6中，在开关SWH1上，CMOS管T6和相反极性的伪晶体管DT6(大约T6的

一半尺寸)串联连接。控制信号CTRL6和经反相器I6反相的信号输入到开关

SWH1的门极上：当CTRL6为高电平时，输入Tin6直通到输出To6。DT6连接到

输出上，也就是连接到处于悬空状态的电容C31上，以便通过DT6的相反极性进

行刷新来消除C31上残余电荷的影响。因此，这就防止了因为开关SWH1的影响

使输出变得不准确。因为SWH2和SWH1结构相同，所以在图中没有表示出。

采样保持电路S/H3的采样和保持时序在图18中给出。从信号输入到SH21起，经

过预先给定的时间Th，SH21的数据从SB2中输出。在完成数据输出之前，SH22

开始接收数据，SB3的数据在其后输出。在SH23保持数据之后，数据从SB4输出。

采样和保持的循环周期Tc从图18中的SH21开始接收数据的起始点给出。假设从

SB2输出开始到SB4输出完成的时间间隔为T1，时间(Th+T1)要设得比Tc短。在

时间{Tc-(Th+T1)}之内，电路通过开关SA1和SB1得到刷新。

以上的实施例是检测三个峰值和使用采样保持电路上的所有电路的情况。在峰值减

少时，例如检测两个峰值，时序如图19所示。

在图19中，从SH21开始接收数据到SH22开始接收数据的时间间隔Td和从SH21

接收数据到SB2输出数据的时间间隔Th设计得与图18中相同。同样输出周期T1

也安排与图18中一样。

在图7中，A/D转换器包括第一量化电路Q1和第二量化电路Q2，其中Q1以S/H3

的输出(图7中的Ai7)为输入，Q2以Q1的输出与Ai7的反相输出为输入。Q1和

Q2分别地产生高位和低位。

量化电路Q1包括如图8所示的四级门限电路Th1、Th2、Th3和Th4。产生的高三

级的每个门限电路的b0到b2的反相输出b0′、b1′和b2′作为内部的中间数据。

最低级的门限电路Th4包括以输入信号Ai8、b0′、b1′和b2′为输入的电容耦合器

CP84，和四级M OS反相器I841、I842、I843和I844。CP84的输出接到I841。信

号b3作为I844的输出而产生。在CP84中，电容C841、C842、C843、C844、

C845和C846并联在一起，输入信号Ai8、b0′、b1′、b2′、电源电压Vcc(＝Vdd)和

地线分别与它们相连。Ai8通过复用器MUX输入到C841，MUX使Ai8和参考电

压Vr轮流地输入到C841上。

第二位的Th3-从最低门限电路数起，包括电容耦合器CP83-其输入为输入信号Ai8，

b0′和b1′，和四级MOS反相器I831、I832、I833和I834。CP83的输入连接到I831

上。产生的信号b2作为I834的输出。在CP83中，电容C831、C832、C833、

C834和C835并联在一起，输入信号Ai8、b0′、b1′、电源电压Vcc和地线分别与

它们相接。通过复用器MUX，Ai8输入到电容C831，MUX使Ai8或参考电压Vr

轮流地输入到C831。

第三位的Th2-从最低门限电路数起，包括一个电容耦合器CP82-其输入为Ai8和

b0′，和四级MOS反相器I821、I822、I823和I824。CP82的输出连接到I821上。

产生的信号b1作为I824的输出。在CP82中，电容C821、C822、C823和C824并

联在一起，输入信号Ai8、b0′、电源电压Vcc和地线分别与它们相连。Ai8通过复

用器MUX作为C821的输入，MUX轮流地输入Ai8或参考电压Vr到C821上。

最高级门限电中睡Th1包括一个以Ai8为输入的电容耦合器CP81和四级MOS反

相器I811、I812、I813和I814。CP81的输出连接到I811上。产生的信号b0作为

I814的输出。在CP81，电容C811、C812和C813并联在一起，输入信号Ai8、电

源电压Vcc和地线分别与它们相接。Ai8通过复用器MUX作为C811的输入，

MUX轮流地输入Ai8或参考电压Vr到C811上。

CP81到CP84的电容量见表1，输出b0、b1、b2和b3对输入信号Ai8的响应见表

2。

表1

id="table1">

表

2

表1中的Cu不必是最小容量，如果对第一电容耦合器Cu是相同的，也是完全可

以的。在表2中，电压(Vdd/16)表示成Va。

上面的量化电路Q1产生了从b0到b3的输出。信号b0到b3是二进制的，通过图

7上的电容耦合器CP7加权并加到Ai7的反相输出上。Ai7通过反相放大单元

INV71作为C73的输入，INV71的输出通过电容C72反馈到它的输入上。反相放

大器的输出为-Ai7(C71/C72)，这里设成C71＝C72。电容耦合器CP7的输出通过反

相放大部分INV72作为Q2的输入，INV72的输出通过电容C74反馈到它的输入上。

在电容耦合器CP7中，电容C73、C75、C76、C77、C78并联在起，-Ai7、b0、b1、

b2和b3与这些电容相连。CP74和CP7的电容比为：

C73∶C74∶C75∶C76∶C77∶C78＝16∶1∶8∶4∶2∶1。量化电路Q2的结构与

Q1类似，这里忽略对Q2的描述。

在图9中，累加电路MF、输入电压Vin(参照参考电压Vr的电压)并联到一系列采

样保持电路S/H91到S/H96上。从每一个采样保持电路上输出两种类型地输出

H(高)和L(低)。控制电路CTRL9与采样保持电路相连，它控制着Vin的连接以使

Vin顺次地输入到采样和保持电路之一中。

在采样保持电路中，根据控制电路，输入电压Vin引入到H和L中的一个，参考

电压Vr与另一个相接。路线的选择是由将要与输入信号相乘的那一位码字决定的，

这样就完成了乘法运算。

从S/H91到S/H96的采样保持电路(它们由图10中的S/H91代表)的结构如图10所

示，图上输入电压Vin象SB1一样连接到开关SB15上。开关SB15的输出连接到

电容C91上，C91的输出连接到反相放大单元INV9上。INV9的输出作为两个复

用器MUX91和MUX92的输入。共用的参考电压Vr连接到复用器上。当SB15闭

合时，与Ai9相对应的电荷对C91充电，同时由INV9来保证输出的线性。此后当

开关SB15打开时，采样保持电路S/H91保持住Ai9。

反相放大单元INV2的结构如图11所示。输入电压Vi10作为三个串联的MOS反

相器I101、I102和I103的输入。最后一级MOS反相器I103的输出Vo10通过反馈

电容C22(见图2)连接到第一级MOS反相器I101上，因此形成闭环增益。反馈电

容的容量设成与C21(见图2)相等，闭环增益为-1。

在反相放大单元INV2中，I103在它的输出端通过接地电容C102接地，I102在它

的输出端通过一对平衡电阻RE101和RE102分别与电源电压和地线相连。通过这

样的结构，防止了包括反馈电路在内的反相放大电路的不稳振荡。

因为INV3、INV71、INV72和INV9与INV2的结构相同，所以忽略掉了它们的图

示。

如图12所示，在图8中的复用器MUX上，每个晶体管电路T121和T122的结构

是把一个nMOS晶体管的源极和漏极分别与pMOS晶体管的漏极和源极相连。在

两个晶体管电路上的nMOS管的源端连接到共同的输出端To12上，如图8所示的

输入电压Ai8(图12中的Ai12)连接到T121的nMOS管的漏端。参考电压Vr连接

到T122的nMOS管的漏极。控制信号CTRL12作为晶体管电路T121的nMOS管

的门极和晶体管电路T122的pMOS管的门极的输入。经过反相器I12已经反相的

CTRL12信号作为T121的pMOS和T122的nMOS的门极的输入。因此，当

CTRL12为高电平时，T121导通，T122截止；当为低电平时，T122导通，T121

截止。也就是MUX能够按照控制信号CTRL12轮流地输出Ai12或Vr。因为图10

中复用器MUX91和MUX92与MUX的结构相同，所以忽略了对它们的描述。

如图13，加法单元AD91p(AD91m具有同样结构)包括一个电容耦合器CP13，

CP13包括的电容数目与一组抽样保持电路的数目相一致，即C131，C132和C133。

CP13的输出连接到与INV2相同的INV13上，以良好的线性性作为输出电压Ao13

输出。

假设电容C131到C133的输入电压为Ai131、Ai132和Ai133，INV13的反馈电容

为CF13，INV13的输出Ao13可表示成公式(2)：

$>>Ao>13>=>-$

>>>C>131>·>Ai>131>+>C

mi>>132>·>Ai>132>+>C>133

>·>Ai>133>>>CF>13>>>->-

>->->->>(>2>)>>>s>

这里Ai131到Ai133和Ao13为参照参考电压Vr的电压，同时作这样的设置C131

＝C132＝C133＝CF13/3。加法器的反相值的归一化输出如公式(3)所示。通过归一

化能防止最大电压超过电源电压。 $>>Ao>13>=>-$

>>>Ai>131>+>Ai>132>+>Ai>133

mn>>>3>>->->->->-

>>(>3>)>>>s>

如图14，加法单元AD92包括一个电容耦合器CP14，它包含的电容为C141和

C142，这一数目和相连接的抽样保持电路的数目相一致。CP14的输出连接到与

INV2相同的INV14上，以良好的线性性输出到INV14的输出。

假设电容C141和C142的输入电压为Ai141和Ai142，INV14的反馈电容为CF14，

INV14的输出Ao14可表示为公式(4)：

$>>Ao>14>=>-$

>>>C>141>·>Ai>141>+>C

mi>>142>·>Ai>142>>>CF>14>>>-

>->->->->>(>4>)>>>s>

这里，Ai141、Ai142和Ao14为参照参考电压Vr的电压，同时作这样的设备：

C141＝C142＝CF14/2。由此可以得到如公式(5)所示的加法器的反相值的归一化输

出。通过归一化防止了最大电压超过电源电压。

$>>Ao>14>=>-$

>>>Ai>141>+>Ai>142>>2>>->-

>->->->>(>5>)>>>s>

如图15，加法单元AD93包括一个电容耦合器CP15，CP15包含电容C151、C152

和C153，这一数目和与AD93相连的电路两个AD91p、两个AD91m和AD92的

数目相一致。CP15的输出连接到与INV2相同的INV15上，以良好的线性性作为

INV15的输出。

假设电容C151到C153的输入电压(参照Vr)为Ai151、Ai152和Ai153，INV15的

反馈电容为CF15，INV15的输出Ao15可表示成公式(6)：

$>>Ao>15>=>-$

>>>C>151>·>Ai>151>+>C

mi>>152>·>Ai>152>+>C>153

>·>Ai>153>>>CF>15>>>->-

>->->->>(>6>)>>>s>

作设置C151＝C152＝C153/2＝CF15/2。由此可以得到如公式(7)所示的加法器的反

相值的归一化输出。通过归一化防止了最大电压超过电源电压。C153的权重为

C151和C152的权重两倍，来减小AD92的归一化的影响。调整C153的输出来平

衡非归一化的Ao13和Ao14。 $>>Ao>15>=>-$

>>>Ai>151>+>Ai>152>+>2>Ai

i>>153>>2>>->->->->->-

>>(>7>)>>>s>

综合AD91p、AD91m、AD92和AD93的计算结果，AD92的输出Ao14和AD93

的输出Ao15(t)分别地表示成公式(8)和(9)，其中假设用于第i个S/H9i的信号

CTRL9为CTRL9(i)，它的反相为ICTRL9(i)。

$>>Ao>14>=>>1>N>>>\Sigma >>i$

>=>0>>>N>->1>

>>>ICTRL>9>>(>i>)>>+>1

>>>2>>V>>(>t>->iΔt>)>>->-

>->->->>(>8>)>>>s>

$>>A>015>=>-$

>>1>N>>{>NAo>14>-

>>Σ>>i>=>0>>>N>->1>

>>>ICTRL>9>>(>i>)>>+>1

>>>2>>V>>(>t>->iΔt>)>>}>-

>->->->>(>9>)>>>s>立即可以得到公式

(10)。

$>>Ao>15>>(>t>)>>=>>1>N$

>>>Σ>>i>=>0>>>N>->1>

>>>CTRL>9>>(>i>)>>V>>(

>>t>->iΔt>)>>-

>ICTRL>9>>(>i>)>>V>>(>t>

->iΔt>)>>>2>>->->->-

>>(>10>)>>>s>

这里，CTRL9(i)＝1或CTRL9(i)＝-1，

当CTRL9(i)＝1时，ICTRL9(i)＝-1，

当CTRL9(i)＝-1时，ICTRL9(i)＝1。

开关SA1到SA12、SB1、SB7到SB14用来刷新电路，能够消除因漏电或其它原

因引起的偏置电压。当可能需要降低耗电时，电源电压的开关SWS用来切断采样

保持电路等电路的电源电压。即使当用于刷新的开关取消时，输出通常是足够精确

的。

在根据本发明的匹配滤波器中，A/D转换电路的操作速度通过周期地保持模拟信号

减到最小，根据经验，在捕获后可通过部分地抽样来完成峰值检测。所以，通过根

据本发明的匹配滤波器电路能够使用一个相对低速率的电路作A/D转换电路。因

此，从成本、收益和耗电来考虑，本发明是有利的。