2024年6月13日发(作者：宜静云)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN02809583.9
(22)申请日 2002.05.03
(71)申请人 高通股份有限公司
地址 美国加利福尼亚州
(72)发明人 A·艾格瓦尔 J·H·林
(74)专利代理机构 上海专利商标事务所
代理人 李家麟
(51)
H04B1/707
权利要求说明书 说明书 幅图
(10)申请公布号 CN 1572062 A
(43)申请公布日 2005.01.26
(54)发明名称
CDMA系统内码片速率处理的方法
和装置
(57)摘要
公开了以硬件有效方式增加指解调
能力的技术。在一方面，I和Q采样被移
位入可平行访问的移位寄存器。多个码片
采样从移位寄存器被访问并经平行操作以
在每一周期生成信道的多个码片结果。这
些多码片结果可经累加并在码元界限上输
出到码元速率处理器。移位寄存器访问、
计算以及累加的调度可以按排为使得硬件
被时间共享以支持大量信道。在另一方
面，大量信道的定时跟踪可以通过移位寄
存器组的信道特定索引而被容纳。这些方
面连同不同的其它方面，提供了多个信道
的硬件有效码片速率处理能力以及这些信
道部署方面的高度灵活性。
法律状态
法律状态公告日
法律状态信息
未缴年费专利权终止IPC(主分
类):H04B 1/707专利
2022-04-08
号:ZL028095839申请
日:20020503授权公告
日:20081022
法律状态
专利权的终止
权 利 要 求 说 明 书
1.一种处理多个信道的指前端，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器，使得它们时间共享从而按顺
序为多个信道的每一个生成结果。
2.一种带有处理多个信道的指前端的接收机，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
3.如权利要求2所述的接收机，其特征在于还包括数字信号处理器，用于配置多个
信道的每个并接收它们相应的输出。
4.如权利要求3所述的接收机，其特征在于还包括搜索器，用于确定信道参数并将
它们提供给数字信号处理器，用于配置多个信道的每个。
5.一种在包括处理多个信道的接收机的CDMA系统内使用的接入终端，其特征在
于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
6.一种在包括处理多个信道的接收机的CDMA系统内使用的接入点，其特征在于
包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
7.一种包括处理多个信道的接收机的CDMA2000系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
8.一种包括处理多个信道的接收机的W-CDMA系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
9.一种包括处理多个信道的接收机的HDR系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
10.在指前端中，一种实现多个信道码片速率处理的方法，其特征在于包括：
接收作为大小足够一轮的I和Q采样量的移位寄存器的输入的I和Q采样；
根据索引地址访问同时从移位寄存器来的以码片宽度间隔开的多个I和Q采样；索
引地址对应于与信道相关的I和Q采样；以及
在多个I和Q采样上实现平行和计算以生成I和Q结果，访问以及平行和计算对多
个信道的每个每一轮实现一次。
11.如权利要求10所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成I和Q结果。
12.在指前端中，一种对多个信道实现码片速率处理的方法，其特征在于包括：
以采样速率接收作为到移位寄存器输入的I和Q采样，移位寄存器大小能包括足够
每一轮的I和Q采样量；
根据索引地址访问同时从移位寄存器来的以码片宽度间隔开的多个I和Q采样；索
引地址对应于与信道相关的I和Q采样；
在多个I和Q采样上实现平行和计算以生成部分I和Q结果；
将部分I和Q结果与与信道相关的多个部分I和Q累加结果的一个累加；以及
对应于与信道、访问、平行和、累加相关的扩展因子在信道码元边界上输出经累加
的I和Q结果，以及对多个信道的每个每一轮一次实现条件输出。
13.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
14.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个覆盖序列值；
用多个覆盖序列值对多个经解扩展的I和Q结果解覆盖以生成多个经解覆盖的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
15.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个相位值；
用多个相位值对多个经解扩展结果旋转以生成多个经旋转的I和Q结果；
根据信道每个周期时生成多个覆盖序列值；
用多个覆盖序列值对多个经旋转的I和Q结果解覆盖以生成多个经解覆盖的I和Q
结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
16.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个复盖序列；
用多个覆盖序列值对多个经解扩展的结果解覆盖以生成多个经解覆盖的I和Q结果；
以及
对多个经解覆盖的I和Q结果求和以生成I和以及Q和；
根据信道每个周期生成相位值；以及
用相位值旋转I和以及Q和以生成部分I和Q结果。
17.一种处理多个信道的指前端，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以以平行的
方式访问；
平行和计算器，用于根据索引地址接收多个I和Q采样并生成I和Q结果；
进度安排器，用于生成对移位寄存器以及平行和计算器的控制使得它们被时间共享
以按顺序为多个信道的每个生成结果。其中控制包括：
活动信道值，用于指明多个信道的哪个对应平行和计算器的输出；以及
索引地址，用于根据活动信道访问移位寄存器。
18.如权利要求17所述的指前端，其特征在于，所述平行和计算器包括：
PN生成器，用于每个周期根据活动信道生成多个I和Q PN序列值；
多个解扩展器，用于用多个I和Q PN序列值对多个I和Q采样解扩展以生成多个
经解扩展I和Q结果；以及
加法器，用于将多个经解扩展的I和Q结果相加以生成I和Q结果。
19.如权利要求18所述的指前端，其特征在于，所述平行和计算器还包括多个旋转
器，用于根据与活动信道相关的一个或多个相位值旋转经解扩展的I和Q结果并将
多个经旋转的I和Q结果发送到加法器以作加法以生成I和Q结果。
20.如权利要求18所述的指前端，其特征在于，所述平行和计算器还包括：
覆盖序列生成器，以根据活动信道生成多个覆盖序列值；以及
多个解覆盖器，以用多个覆盖序列值对I和Q结果解覆盖并将多个经解覆盖的I和
Q结果发送到加法器以作加法以生成I和Q结果。
21.如权利要求19所述的指前端，其特征在于，所述平行和计算器还包括：
覆盖序列生成器，以根据活动信道生成多个覆盖序列值；以及
多个解覆盖器，用于用多个覆盖序列值对I和Q结果解覆盖并将多个经解覆盖的I
和Q结果发送到多个旋转器以生成经旋转的I和Q结果。
22.如权利要求20所述的指前端，其特征在于，所述平行和计算器还包括根据活动
信道用相位值将加法器的输出旋转以产生I和Q结果的旋转器。
23.如权利要求17所述的指前端，其特征在于还包括累加器，用于将每个活动信道
内的部分累加内的I和Q结果累加，并有条件地根据与活动信道相关的扩展因子在
码元界限上输出部分累加。
24.一种处理多个信道的指前端，其特征在于其参数为：
P，平行因子；
S，采样速率；
MAX_CHANNELS，多个信道内支持的最大信道数，由(P*S)-2确定；
CYCLES_PER_ROUND，在一轮内的周期数，由MAX_CHANNELS+1确定；以及
SHIFTER_LEN，最小移位寄存器长度，由CYCLES_PER_ROUND+(P-1)*S确定；
包括：
长度为SHIFTER_LEN的移位寄存器，用于接收并以采样速率S对I和Q内的采样
移位，且其中I和Q采样的多个P根据索引地址可以平行方式被访问；
平行和计算器，用于根据索引地址接收P个I和Q采样并生成I和Q结果；
进度安排器，用于生成对移位寄存器以及平行和计算器的控制使得它们时间共享以
按顺序每一轮一次为MAX_CHANNELS的每个生成结果且其中控制包括：
活动信道值，用于指明多个信道的哪个对应平行和计算器的输出；以及
索引地址，用于根据活动信道访问移位寄存器。
25.如权利要求24所述的指前端，其特征在于还包括累加器，用于将每个活动信道
内的部分累加内的I和Q结果累加，并在进度安排器的控制下有条件地根据与活动
信道相关的扩展因子在码元界限上输出部分累加。
26.如权利要求25所述的指前端，其特征在于，所述平行和计算器除I和Q结果外
还生成对应于少于P的扩展因子的部分和，并还包括选择器，在进度安排器的控
制下以根据与活动信道相关的扩展因子选择性地输出部分累加或部分和。
27.一种指前端，其特征在于其参数为：
P，平行因子；
S，采样速率；
MAX_CHANNELS，多个信道内支持的最大信道数，由(P*S)-2确定；以及
CYCLES_PER_ROUND，在一轮内的周期数，由MAX_CHANNELS+1确定；
一种生成与每个信道相关的索引indexCH，用于访问平行接入移位寄
存器的方法包括：
在CYCLES_PER_ROUND的每一轮中：
保持一个周期空闲，限制对移位寄存器的访问或忽略该种访问的结果；以及
通过每个信道的顺序，每一周期一个信道，调整每个信道相关的索引，其中索引
调整包括一下步骤：
当与信道相关的索引小于零时：
增加索引CYCLES_PER_ROUND；
限制对移位寄存器的访问或忽略该种访问的结果；以及
保持一个周期持续期的空闲状态；否则：
使用索引访问移位寄存器；
当实施滞后命令后，将索引递减2；
当实施超前命令时，不采取行动；
当不实施超前或滞后命令时，将索引递减1；
不管实施超前或滞后命令，将索引递增CYCLES_PER_ROUND-((P*S)-1)。
28.如权利要求27所述的方法，其特征在于还包括：
对其中相关索引不小于零的周期递增与每个信道相关的PN计数值P；以及
向累加器发出信号以在由与信道相关的扩展因子和PN计数值确定的码元界限上输
出部分累加。
29.如权利要求27所述的方法，其特征在于还包括：
对其中与信道相关的索引不小于零的每个周期递增与每个信道相关的PN计数值P；
当与信道相关的扩展因子为P或更大时，向累加器发出信号以在由与信道相关的
扩展因子和PN计数值确定的码元界限上输出部分累加；以及
当与信道相关的扩展因子小于P时，根据扩展因子选择部分和。
说 明 书
发明背景
领域
本发明一般涉及通信，更特定地是码片速率处理的新颖的经改进的方法和装置。
背景
无线通信系统被广泛用于提供诸如声音、数据等多种类型的通信。这些系统可能基
于码分多址(CDMA)、时分多址(TDMA)或一些其它调制技术。CDMA系统提供优
于其它类型系统的一些优势包括增加的系统容量。
CDMA系统可能设计成支持一个或多个CDMA标准诸如(1)“TIA/EIA-95-
BMobile Station-Base Station Compatibility Standard for Dual-
ModeWideband Spread Spectrum Cellular System”(IS-95标准)(2)“TIA/EIA-98-
CRecommended Minimum Standard for Dual-
Mode Wideband Spread SpectrumCellualr Mobile Station”(IS-98标准)(3)由
“3rd Generation PartnershipProject”(3GPP)组织提供的标准并体现在一系列文档内，
包括文档Nos.3G TS25.211，3G TS 25.212，3G TS 25.213以及3G TS 25.214(W-
CDMA标准)(4)由“3rdGeneration Partnership Project 2”(3GPP2)组织提供的标准并体
现在一系列文档内包括“TR-
45.4 Physical Layer Standard for cdma2000 SpreadSpectrum Systems”，“C.S0005-
A Upper Layer(Layer 3)Signaling Standardfor cdma2000 Spread Spectrum Systems”以
及“C.S0024 cdma2000 High RatePacket Data Air Interface Specification”(cdma2000标
准)，以及(5)一些其它标准。这些标准在此引入作为参考。实现cdma2000标准的
高速率分组数据规范在此称为高数据速率(HDR)系统。建议的无线系统还使用单个
空中接口提供HDR和低数据速率服务(诸如语音和传真服务)的组合。
伪随机噪声(PN)序列一般用于CDMA系统以解调发射的数据，包括发射的导频信
号。CDMA接收机一般使用瑞克(RAKE)接收机。瑞克接收机一般由一个或多个搜
索器组成以定位从相邻基站来的直接和多路径导频，以及两个或多个指(finger)以
接收并组合从这些基站来的信息信号。
一般，当更多的指加入接收机以处理从一个或多个基站来的更多数量的多径信号，
这能增强任何CDMA系统的性能。这在用于扩展进入信号的码片速率增加时特别
成立，这是由于多径信号的更多分量在接收机处可识别。W-CDMA标准描述该种
系统，其中希望能有解调较多数量的信号分量的能力。
CDMA解调器经常包括专用硬件，称为指前端，以处理接收的相对较高的码片速
率数据。经常使用DSP或其它处理器以从指前端接收码元速率数据以进一步对码
元解调。一种增强任何CDMA系统的性能或符合对更高码片速率系统的方法，是
为所需多的指复制一个指的硬件。该技术在过去被成功应用，当figner需求增加时，
相应的硬件需求会变得相当昂贵。另一技术是提供能实现码片速率处理的通用
DSP，虽然这在硬件上也是代价昂贵且可能需要不实际的时钟速率以及相关的功耗
以在带有大量要解调信道的高速系统内实现。
因此在技术领域内有需要能处理以高码片速率高吞吐量的硬件有效方式发送的大量
信道的指前端。
本发明概述
在此公开的实施例标明了以硬件有效方式增加指解调能力的需要。在一方面，I和
Q采样经移位入平行可访问移位寄存器。多个码片采样从移位寄存器被访问且平行
操作以每一周期产生对一个信道的多码片结果。多码片结果可以经累加且在码元界
限上输出到码元速率处理器。移位寄存器访问、计算以及累加可经调度使得硬件为
时分以支持大量信道。在另一方面，大量信道的时间跟踪能通过移位寄存器组的内
容的信道特定索引而被适应。这些方面连同示出的其它不同方面，提供了硬件对大
量信道有效的码片速率处理能力以及这些信道部署的高度灵活性。
本发明提供的实现不同方面、实施例和本发明特征的方法和系统将在下面详述。
附图的简要描述
通过下面提出的结合附图的详细描述，本发明的特征、性质和优点将变得更加明显，
附图中相同的符号具有相同的标识，其中：
图1是支持多个用户且能实现本发明的不同方面的无线通信系统；
图2描述CDMA接收机；
图3A和3B是根据本发明配置的两个指前端的一般实施例；
图4是详述排序和时间跟踪功能的流程图；
图4A和4B是提供两个实施例的附加细节的流程图；
图5是带有指定参数示出本发明不同方面的指前端的框图。
详细描述
图1是支持多个用户的无线通信系统100的图表，且它能实现本发明的各个方面。
系统100能设计成支持一个或多个CDMA标准和/或设计(例如IS-95标准、
cdma2000标准、W-CDMA标准、HDR规定)。为简化之故，系统100示出包括三
个接入点104a、104b、104c(这也可称之为基站)与两个接入终端106a、106b通信
(这可称之为远程终端或移动站)。接入点和其覆盖区域加起来称为“小区”。
根据实现的CDMA系统，每个接入终端106a、106b可能在任何给定时刻在前向链
路上与一个(可能多个)接入点104a-104c通信，且根据接入终端是否处于软切换状
态可能在反向链路上与一个或多个接入点通信。前向链路(即下行链路)指从接入点
到接入终端的传输，且反向链路(即上行链路)指从接入终端到接入点的传输。
为简洁之故，在描述该发明的例子中，假设接入点是导频信号的始发者而接入终端
是接收机以及这些导频信号，即前向链路上的导频信号的获得者。本领域内的技术
人员会理解接入终端以及接入点能配备为用所描述的导频信号发射数据且本发明的
方面也可应用于这些情况。“示例”一词在此专门指“用于作为例子、实例或说明”。
在此描述的任何“示例”实施例不一定理解为最优或优于其它实施例。
图2描述了接收机200。为简洁之故，只示出了该实施例以下说明中牵涉到的接收
机元件。信号到达天线205并在RF下变频器210中经下变频。结果I和Q采样被
发送到指前端220和搜索器230。指前端220和搜索器230与DSP 240通信。
DSP 240提供给指前端220和搜索器230多个控制信号和控制信息。搜索器230根
据一个或多个公共已知的CDMA搜索技术由DSP240引导为各个PN偏置发送导频
搜索结果。根据这些搜索结果，DSP 240确定是否以及如何在指前端220内分配资
源到各个接收到的信号或信道。指前端220内的资源在这些信号上实现码片速率处
理，并将经解调的码元结果发送到DSP 240。DSP 240通过发送PN偏置以指明在
对进入的I和Q采样解扩展使用的PN序列而将每个信道分配到在指前端220内的
资源的一个。分配的偏置一般来自搜索器230以及任何相继的DSP 240内的处理，
但已知指分配的偏置的其它源，诸如标识邻近的基站的信令等。
在指前端模块内专门由特定硬件实现码片速率处理以及实现DSP内的相对较低的
码元速率处理是一般的技术。当然，本领域内的技术人员会知道本发明的各方面在
如果三离散硬件来替代DSP 240的使用是等价情况。指前端一般装备用于同时处
理一些数量的信道或多径信号，并且对大量信道的支持提供了增加的性能。一般的
技术以增加信道支持是简单地复制单个指的硬件以提供期望的许多指支持。然而，
随着支持的信道的数量增加，相关的硬件会变得相当昂贵。指前端220以特定硬件
有效方式提供了对大量信道的支持。
在DSP 240实现的码元速率处理任务是数据和相关导频的点积和叉积。指前端除
及时码元数据外经常提供，与提前和迟后PN偏置相关的码元数据。指前端220是
高度可配置的，且可经编程以产生及时数据外的先期和后期码元数据。这些提前和
迟后码元数据可为DSP 240使用于领域内已知的不同技术的实现时间跟踪。根据
时间跟踪过程，DSP 240能在指前端220内引导任何指资源以超前或滞后其计时。
码元界限根据DSP 240分配的扩展因子在指前端220内为每个信道而确定。每个扩
展因子确定每码元有多少码片被解调。
类似地，已知领域内的实现频率差错纠正的技术。指前端能用旋转器配置以实现频
率差错补偿。指前端220能装备以响应从DSP 240来的相位信息以实现频率差错补
偿。
指前端220内的每个信道还能由DSP 240引导以根据分配的覆盖序列实现解覆盖。
在诸如IS-95、cdma2000以及其它系统内一般使用的覆盖序列组是Walsh码。在
W-CDMA标准中，使用的不同的覆盖序列组叫OVSF码。在任何描述该发明的例
子中，OVSF码和OVSF生成器能用Walsh码和Walsh生成器代替，且仍可应用该
规则。除了Walsh和OVSF码，本发明还可以支持任何可以想到的覆盖码。
图3A描述了指前端300更多的详细实施例。指前端300是一个可以用作上面图2
示出的指前端220的一实施例。指前端300提供组合时分和平行的硬件结构以支持
多个信道的同时解调。根据以下详细描述的参数值可以实现不限数目的配置。
可以同时用该结构解调的信道的数目定义为MAX_CHANNELS参数。
MAX_CHANNELS是两个其它参数P和S的函数。S是采样速率，即I和Q采样
被发送到移位寄存器组350的速率(以下解释)。P是平行因子，由每一周期处理的I
和Q数据的码片数目确定。在没有时间跟踪时，MAX_CHANNELS由P*S确定。
然而，有时间跟踪时，MAX_CHANNELS由P*S-2确定以避免移位寄存器组350
的上溢和下溢。
在图3A中，进度安排器和定时控制单元310(在此以作后为进度安排器310)示出为
或直接或通过另一模块连接到图中剩余的模块。由于它们用于处理由
MAX_CHANNELS确定的信号数，进度安排器310提供对多个模块的定时控制。
每个信道按顺序经处理，每一周期一个信道，其中周期是由采样速率定义的。一用
于CDMA系统内的一般采样速率是8倍码片速率，一般称为chipx8。但本发明支
持任何采样速率。在每一周期中，被处理的信道称为活动信道。一轮被定义为每个
信道被相继处理一次。需要完成一轮的周期的数目CYCLES_PER_ROUND由
MAX_CHANNELS+1确定。这是由于有MAX_CHANNELS数目的每个信道需要
一个周期用于计算且需要附加一空余周期以实现时间跟踪。时间跟踪的细节会在与
以下图4相关的流程图中给出。
I和Q采样以每码片S采样的采样速率移位并存储在移位寄存器350内。存储的数
据能通过图3A内的地址标记索引而被访问，示出为从进度安排器310来的输出。
每个周期，提供给移位寄存器350的索引对应当前活动信道。对根据索引的每次访
问，从移位寄存器组350中检索P对的I和Q数据。这使得P对的I和Q数据能同
时被解调。检索的检索这些对适当地被S个采样所间隔，由于是期望P码片数据。
在移位寄存器组350内维持每码片S采样允许时间跟踪通过给出作为索引的地址采
样更新而被实现，且允许提前的、滞后的或其它数据也能解调。移位寄存器组350
的长度必须足够能容纳P码片的数据加上保证直到数据在一轮内被使用而不被移
位出而提前丢失而附加的缓冲数据的存储空间。需要的移位寄存器长度确定为
SHIFTER_LEN由CYCLES_PER_ROUND+(P-1)S。
解扩展器360、旋转器370、解覆盖器380以及加法器树390组成模块355，在此
称为平行求和。从移位寄存器组350来的P对I和Q值被发送到解扩展器360，它
包括P个平行解扩展器以用从PN发生器320发送来的P对I和Q PN值对它们进
行解扩展。解扩展技术为领域内的一般已知。P个产生的解扩展I和Q对被发送到
旋转器370，其中I和Q对在P旋转器内根据相位发生器330的P输出被旋转。在
说明的实施例中，经解扩展与经旋转的对被发送到解覆盖器380，其中从OVSF发
生器340发送来的P个OVSF码对其解覆盖。经解覆盖的I值在加法器树390内被
求和以生成P个码片的I和，经解覆盖的Q值类似地在加法器树390内被求和以生
成P个码片的Q和。计算从PI、Q对来的单一I、Q结果的结果称为平行求和。平
行求和每个周期计算一次，对每个周期一个周期直到每个信道都被相继计算。在空
闲周期中，平行求和不需要经计算，或平行求和355的输出可简单地被忽略。旋转
器是可任选的——在不是独立频率调整每个信号情况下，可以为在时钟发生电路
(未示出)内计算和补偿总体频率调整。本发明在其它实施例中能不用相位发生器
330或旋转器370而实现。
平行求和355输出被发送到累加器395，其中它被加到对应在累加器395内访问的
活动信道的部分累加值(对每个信道有对I和Q分开的累加)。除非达到码元界限，
新部分累加存储在累加器395内对应活动信道的位置。当达到码元界限时，对于活
动信道，由扩展因子指定的码片数SF已在部分和内经累加了。在该情况下，I和
Q累加对应码元内的能量并被发送到码元速率处理器。在图2的例子中，码元速率
处理器是DSP 240，但如上所述其它类型的码元速率处理器是已知的且可能被实现。
然后存储在累加器395内活动信道的部分累加值重设为零。发送到累加器395指明
是否要输出累加然后重设或简单地累加的信号来自进度安排器310。进度安排器
310维持每个信道的扩展因子(SF)值且确定何时到达码元界限。
在一些配置中，允许的扩展因子可能比平行因子P小。在活动信道编程为SF＜P
情况下，加法器树在不修改情况下生成加入多于一码元的码片的结果。在这些配置
中，由于这样更合适生成每循环多个码元，加法器树可能在最终加法器树输出前的
许多较早阶段被抽头。这些预先抽头能与累加器输出多路复用使得能使用扩展因子
的整个可用范围。该方面更特定的例子将在以下与图5相关经详述。
PN发生器320根据从进度安排器310发送来的值pn_count每周期生成P对I和
Q PN数据。有多种类型的PN序列。例如，在IS-95系统内，可以从线性反馈移位
寄存器生成的单一的I和单一的Q PN序列用于扩展和解扩展，基站通过这些PN
序列中唯一偏置标识它们自己。在另一方面，在W-CDMA系统中，PN序列使用
Gold码生成，且每个基站使用唯一码标识它自己。不管使用的是哪种类型的PN序
列或PN发生器320是如何实现的，本发明的方面均适用。进度安排器310保持每
个信道的PN计数并提供PN计数给活动信道，在图3A中注为pn_count，并提供
给PN发生器320以计算合适的P对I和Q PN值以在解扩展器360内解扩展。该
情况下有用的PN发生器例子包括基于查询表按pn_count索引的ROM、或领域内
已知的多种掩码方案一种。
相位发生器330可以有几种使用方式。旋转器主要是将进入的I和Q对用带有一定
相位的单元向量相乘的复数乘法器。相位发生器330的一例实现是与加法器耦合的
RAM。RAM包括每个信道的相位累加。每个周期，信道的相位累加能被发送到旋
转器370以旋转，然后相位被加到累加且结果存储回活动信道的RAM存储器位置。
相位能在从进度安排器310来的按逐个信道的基础上提供。一种实现平行旋转器的
方法如下。定义相位为活动信道要累加的相位。定义Δ为频率补偿需要的每码片
相位调整量。(Δ可以从诸如DSP240的DSP来的按每个信道供给)。对每个周期提
供给旋转器370内的P个旋转器相位、相位+Δ、相位+2Δ、相位+3Δ...相位+(P+1)Δ。
该方法是由于处理的P个码片的每个相互延迟一个码片。在旋转之后，在RAM内
将该信道的相位用相位+P*Δ代替，且相位将会在下一轮内为该信道准备好。在另
一实施例中，对粗频率调整，单一的相位可用于旋转器370内的P个旋转器，因此
将复杂度和硬件的精确度折衷。如上所述，旋转器在CDMA指前端处理模块中不
需要。在领域内有其它已知的方法实现频率补偿。
OVSF发生器340根据活动信道的pn_count生成OVSF码。领域内有名的技术是取
pn_count的低位并据此生成合适的Walsh或OVSF码。例如，可能有时需要同时生
成P值是对基于ROM查询表是有用的。还有已知的XOR树(一般需要log2(SF)的
XORs)。
领域内的技术人员会意识到这些描述是仅为描述功能而描述模块的。可以用PN发
生器320、相位发生器330以及OVSF发生器340加入接收它们响应输出的模块或
进度安排器310而重画图3A。
图3B描述了另一实施例指前端305。相关图3A的描述除了关于旋转器位置之外
对此完全适用。两张图间相同的模块在两张图中使用相同的编号。进度安排器310
继续驱动移位寄存器组350、PN发生器320、OVSF发生器340以及累加器395。I
和Q采样继续到达移位寄存器组350。PN发生器320和OVSF发生器340相应驱
动解扩展器360和解覆盖器380。在平行求和356内不同于图3A的平行求和355
而有所变化。在图3A内，旋转器370置于解扩展器360和解覆盖器380之间。这
样，它落在P个旋转器处理平行求和355结果的电路区域内。在图3B中，现在编
号为375的旋转器置于加法器树之后。解扩展器360结果直接送到解覆盖器380，
然后到加法器树390，最后到旋转器375。将旋转器375置于加法器树之后的好处
是只需要一个旋转器而不是图3A内的P个。进度安排器310驱动相位发生器335，
它的指定不同于相位发生器330由于它只需要存储每信道一个相位值。该配置提供
了比图3A平均要低的码片接着码片旋转的精确效果，但可能在硬件复杂度为首要
因素时有用且该种类型的频率补偿也足够了。
如上所述，本发明提供硬件有效方法以对大量信道(准确地说是MAX_CHANNELS)
同时解调。提供支持的方法还提供如何分配资源很大灵活性。例如，在先前方法中，
指前端复制一个指的硬件M次，这样限制了资源折衷的能力。该种配置一般生成
M个导频和M个数据流的提前、迟后和及时数据。这样，一般使用4M个信道，
但会产生最多M个数据流。在本发明中，DSP能随便以多种方法分配信道资源。
如同旧硬件版本，一个选择是解调一个导频、对应的数据信号和定时跟踪的提前和
迟后期流。然而另外，单一的导频能用大量对应的数据流解调，且只有提前期和迟
后的流提供定时跟踪。这在发射信号捆绑了多于一个的带有唯一码的数据流且将它
们用公共导频发射时很有用。
图4是详述诸如进度安排器310的进度安排器能实现合适的索引、码元界限检测以
及时间跟踪的流程图。值得注意的是写在变量下方的下标CH指示了每个个别信道
具有该名字的唯一变量，且该变量的使用指明它是对应活动信道的对应变量(包括
在变量CH内)。
流程图操作如下。开始于模块400。为讨论用，假设活动信道CH初始化为零，且
所有变量被初始化。一般，诸如DSP 240的DSP能通过提供定义它的变量而自由
分配新信道。这包括扩展因子(SF)、PN偏置(PN_OFFSET)以标识PN序列(或是公
共序列或唯一序列内的偏置)以及该信道的覆盖码。值得注意的是，一般导频信道
不被覆盖，所以在这些情况下可以分配全零的OVSF_CODE。图4未示出特定信道
的变量更新。假设DSP能自由更新信道参数，会采取合适的安全措施以避免在变
量是活动状态时改写信道变量。
提前或迟后信道间的差别在指前端内不重要。DSP能通过使用PN序列内的合适移
位而分配定时跟踪信道并使用产生的码元以实现定时跟踪处理。所有信道统一地由
指前端处理。
回到流程图，从400进行到402。检查是否indexCH＜0。变量、索引
一般用作移位寄存器组的地址，其中大多数最近的采样存储在0位置且最旧的保留
在(SHIFTER_LEN-1)位置处。小于0的索引值不是有效的地址，所以这是用来确定
何时进入空闲状态。当先前在移位寄存器组内索引指向位置0或1或当索引指向0
在及时处理时这对应滞后命令。如果indexCH＜0，则处理进行到428，
保持空闲(不更新、不输出)然后进行到430。在430处，增加
indexCHCYCLES_PER_ROUND。完成该周期。进行到432且CH加1
以处理下一信道。
从432进行到434检查CH是否等于CYCLES_PER_ROUND。如果是，则完成这
一轮，因为从零开始已到达了CYCLES_PER_ROUND。进行到436，保持空闲(不
作任何信道处理)，且将CH重设为零。进程回到434其中由于CH已被重设，则
CH不会等于CYCLES_PER_ROUND。进程回到402检查是否indexCH
＜0，如上所述。
如果indexCH不小于零，则开始信道处理。进行到404并访问使用
indexCH的移位寄存器组。进行到406并计算
parallel_sumCH(如上相关图3A和3B描述的，且在以下的图4A和图
4B的流程图形式中详述)。进行到408并通过将parallel_sumCH加到
accumCH而累加parallel_sumCH。进行到410。
在410，检查是否到达该信道的码元界限。一种方法是测试是否
pn_countCH％SFCH＝0，其中是活动信道的当前PN位置，
而SFCH是其扩展因子。如果不等于零，则进行到416。如果等于零，
则到达码元界限。进行到412并且输出accumCH。进行到414并把
accumCH重置为零。注意到块414把重置值描述为(0，0)。这指明了累
加器正在累加I和Q两个值，这两个值都需要被重置为零。进行到416。
在416，检查是否信道被给予超前命令。如果是，则进行到422。如果不是，则进
行到418检查是否给出滞后命令。如果是，则进行到426并将indexCH
减2。进行到422。如果没有发出滞后命令，则进行到420。在420处，将
indexCH减1。减一是在没有超前或滞后命令时采取的行动。滞后引起
额外的递减。超前去除该递减。模块416、418、420和426是时间跟踪模块。如所
述的，当完成对indexCH的超前、滞后和及时调整时，进行到4222。
在422，将indexCH减少(P*S)-1。进行到424并通过增加P而更新
pn_countCH。这是由于P个码片是每个周期要被处理的。进行到430，
其中，如上所述，indexCH递增CYCLES_PER_ROUND。然后，在模
块432内，CH递加一且处理在一轮中对下一信道重复。
对技术人员很清楚的是描述的递增加和递减步骤在设定固定参数时可以变为更少的
步骤，如同它们在任何特定实现中的情况。步骤序列保持通用且适用于P和S的
任何组合(由此导出其它参数)。
未示出的细节是该过程中对未分配信道的处理。不管所有的信道是否被分配且活动，
为维持合适的定时，所有的信道加上空闲状态经过每一轮被循环。有多种处理未分
配信道的方式。功率有效方法是保持所有最终引起在平行求和内计算的信号不变，
因此减少了硬件的过度触发。类似地，当处理未分配的信道时停用累加器。对未分
配信道可关闭累加器输出。或者DSP(或其它码元速率处理器)能简单地忽略这些未
分配信道生成的结果。
图4A描述步骤406的详细实施例，计算平行和。该过程对应以上图3A描述的装
置。在440A，提供pn_countCH给PN发生器。用PN发生器的输出对
移位寄存器组的输出解扩展。进行到442A。将deltaCH提供给相位发
生器。将经解扩展结果用相位发生器输出旋转。如图3A，该旋转器需要P次旋转
计算或P个元件。进行到444A。将pn_countCH提供给OVSF发生器。
用OVSF发生器输出对旋转器解覆盖。进行到446A并对经解覆盖的结果求和。
图4B描述步骤406的另一实施例，计算平行和。如图3B，即将旋转器放在处理的
末端而不是解扩展和解覆盖之间减少了旋转计算或元件从P减少到一。在440B内，
将pn_countCH提供给PN发生器。将移位寄存器组的输出用PN发生
器的输出解扩展。进行到444B。将pn_countCH提供给OVSF发生器。
用OVSF发生器输出对经解扩展结果解覆盖。进行到446B并对经解覆盖的结果求
和。进行到442A。将deltaCH提供给相位发生器。用相位发生器输出
将求和结果旋转。如图3B，该旋转器只需要一次旋转计算或一个元件。
图5描述了标记为指前端500的另一实施例。指前端500是可按图2描述的指前端
220部署的一实施例。要为该实例选择实际的参数，且处理少于平行度P的扩展因
子的原则将通过该实例详述。CDMA接收机内一般的采样速率为chipx8，且该实
例中S设定为8。支持的平行度等级P设定为8。因此，MAX_CHANNELS＝P*S-
2＝62。CYCLES_PER_ROUND＝MAX_CHANNELS+1＝63。SHIFTER_LEN＝
CYCLES_PER_ROUND+(P-1)S＝119。在该例中，可支持低到4的扩展因子以及8
或更高的8的整数倍。
在图5中，I和Q采样以每码片S个采样的采样速率被移位并存储在移位寄存器组
350内。存储的数据通过地址标记索引可寻址，示出为进度安排器和定时控制单元
510的输出(在此后为进度安排器510)。每个周期，提供给移位寄存器组550的索
引对应当前活动信道。对根据索引的每次访问，8对I和Q数据从移位寄存器组
550中检索出。这使得I和Q数据的8码片能同时被解调。检索的对被适当间隔分
开8个采样，由于期望的是8码片数据。
从移位寄存器550来的8对I和Q值被发送到解扩展器560，它包括8对平行解扩
展器用于从PN发生器520发送来的8对I和Q PN值对8对I和Q数据解扩展。8
对经解扩展的I和Q对被发送到旋转器570，其中它们根据相位发生器530的8个
输出在8个旋转器内经旋转。经解扩展经旋转对被发送到解覆盖器580，其中8个
OVSF码从OVSF发生器840发送来以对其进行解覆盖。8个经解覆盖的I值的前4
个然后在加法器树590内求和以生成一4码片I和，8个经解覆盖的Q值的前4个
类似地在加法器树590内求和以生成一4码片Q和。8个经解覆盖的I值的后4个
在加法器树592内求和以生成一第二4码片I和，8个经解覆盖的Q值的后4个在
加法器树592内求和以生成一第二4码片Q和。
从加法器树590和592来的第一和第二码片I和Q和分别被发送到最终加法器级
594以生成8码片I和以及8码片Q和。从加法器树590和592来的第一和第二4
码片I和Q和分别被发送到多路复用器596。当活动信道的扩展因子(SF)为4时，
在单一chipx8周期内完成两个码元。多路复用器596由进度安排器510引导以将I
和Q数据的两个码元发送到码元速率处理器(未示出)。
最终加法器级594的输出在加法器598内与存储在部分累加RAM 599内的活动信
道的部分累加被相加。最终加法器级598以及部分累加RAM组成累加的功能，这
由进度安排器510控制以通过多路复用器596输出结果以在码元界限处发送到码元
速率处理器。对SF不等于4，部分累加RAM的输出在多路复用器596内被选择。
进度安排器510还控制活动信道部分累加值的重设。一般，当SF＝8时，不需要
实际累加，这是由于8码片结果在最终加法器级598内计算。当SF＝8时，部分累
加被一直设定为零且8码片结果被发送到多路复用器596。(另一未示出方法未多
路复用器596采用最终加法器阶段594的输出作为输入以及当SF＝8时用附加选择
线发送)。对大于8的扩展因子，累加是以与图3A类似的方式进行。如同以前，对
每个活动信道对I和Q结果有分开的累加。除非达到了码元界限，加法器598内的
新部分累加存储在对应活动信道位置内的部分累加RAM 599内。同样地，如果达
到了码元界限，意味着对于活动信道，由扩展因子SF指定的码片数目已经累加了，
则I和Q累加对应码元内的能量且被发送到码元速率处理器。活动信道的存储在部
分累加RAM 599内的部分累加值会在进度安排器510控制下被重设为零。进度安
排器维持每个信道的扩展因子值并确定何时达到码元界限。
先前一段详述了一种可能的支持小于使用的平行度的扩展因子的配置。一般，对更
大的P值和/或更小的SF值，可较早地在加法器树内加入合适的抽头以抽取码元数
据。这些较早的抽头能以所描述的方式经多路复用以将码元数据发送到码元速率处
理器。
上面图3A的关于PN发生器320、相位发生器330以及OVSF发生器340的讨论
相应适用于图5的PN发生器520、相位发生器430、OVSF发生器540。一般，进
度安排器510在进行该转换时代替进度安排器310。
在图3A和3B间讨论的旋转器定位的原则也适用于图5描述的实施例。未示出第
二选项的细节但对本领域内的技术人员是清楚的。
图4的流程图适合于描述进度安排器510的功能以及它与图5的各个模块的相互关
系。很清楚地图4内概括的参数现在要插入数字值，即CYCLES_PER_ROUND为
63，P＝8以及S＝8。步骤406内描述的平行和的计算会超过通过将单一加法器分
裂为加法器树590和592以及最终加法器级594的附加抽头值(平行求和值是最终
加法器594的输出)。码元界限输出步骤412会包含对作为输出到码元速率处理器
的SF值小于P(即SF＝4和P＝8)的附加抽头值的多路复用。除了这些优化，一轮
内通过信道的循环处理流、累加、pn_countCH的更新以及
indexCH的更新(包括时间跟踪)保持不变。
值得注意的是以上描述的所有实施例、方法步骤可以相互交换而不偏离本
发明的范围。
本领域的技术人员可以理解，信息和信号可能使用各种不同科技和技术中的任何一
种实现。例如，上述说明中可能涉及的数据、指令、命令、信息、信号、比特、码
元和码片最好由电压、电路、电磁波、磁场或其粒子、光场或其粒子、或它们的任
意组合来表示。
本领域的技术人员还可以理解，这里公开的结合这里描述的实施例所描述的各种说
明性的逻辑块、模块、电路和算法步骤可以用电子硬件、计算机软件或两者的组合
来实现。为更清楚地说明硬件和软件间的可交换性，各种说明性的组件、方框、模
块、电路和步骤一般按照其功能性进行阐述。这些功能性究竟作为硬件或软件来实
现取决于整个系统所采用的特定的应用和设计约束。
各种说明性的逻辑块、模块和算法步骤的实现或执行可以用通用处理器、数字信号
处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑
器件、离散门或晶体管逻辑、离散硬件组件或在此描述的执行以上描述的功能的任
何一个的组合。通用处理器最好是微处理器，然而或者，处理器可以是任何常规的
处理器、控制器、微控制器或状态机。处理器还能实现为计算设备的组合，例如，
DSP和微处理器的组合、多个微处理器、带有DSP核的一个或多个微处理器或其
它任何该种配置。
连同在此公开的实施例一起描述的方法或算法的步骤可能直接体现在硬件、处理器
执行的软件模块或两者的组合中。软件模块可以驻留于RAM存储器、快闪(flash)
存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动
盘、CD-ROM、或本领域中已知的其它任意形式的存储媒体中。一示例存储介质
耦合到处理器使得处理器能从存储介质读和写信息。或者，存储介质可能整合入处
理器。处理器和存储介质可驻留于专用集成电路ASIC中。ASIC可以驻留于用户
他终端内。或者，处理器和存储介质可以驻留于用户终端内的离散元件内。
上述优选实施例的描述使本领域的技术人员能制造或使用本发明。这些实施例的各
种修改对于本领域的技术人员来说是显而易见的，这里定义的一般原理可以被应用
于其它实施例中而不使用创造能力。因此，本发明并不限于这里示出的实施例，而
要符合与这里公开的原理和新颖特征一致的最宽泛的范围。
2024年6月13日发(作者：宜静云)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN02809583.9
(22)申请日 2002.05.03
(71)申请人 高通股份有限公司
地址 美国加利福尼亚州
(72)发明人 A·艾格瓦尔 J·H·林
(74)专利代理机构 上海专利商标事务所
代理人 李家麟
(51)
H04B1/707
权利要求说明书 说明书 幅图
(10)申请公布号 CN 1572062 A
(43)申请公布日 2005.01.26
(54)发明名称
CDMA系统内码片速率处理的方法
和装置
(57)摘要
公开了以硬件有效方式增加指解调
能力的技术。在一方面，I和Q采样被移
位入可平行访问的移位寄存器。多个码片
采样从移位寄存器被访问并经平行操作以
在每一周期生成信道的多个码片结果。这
些多码片结果可经累加并在码元界限上输
出到码元速率处理器。移位寄存器访问、
计算以及累加的调度可以按排为使得硬件
被时间共享以支持大量信道。在另一方
面，大量信道的定时跟踪可以通过移位寄
存器组的信道特定索引而被容纳。这些方
面连同不同的其它方面，提供了多个信道
的硬件有效码片速率处理能力以及这些信
道部署方面的高度灵活性。
法律状态
法律状态公告日
法律状态信息
未缴年费专利权终止IPC(主分
类):H04B 1/707专利
2022-04-08
号:ZL028095839申请
日:20020503授权公告
日:20081022
法律状态
专利权的终止
权 利 要 求 说 明 书
1.一种处理多个信道的指前端，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器，使得它们时间共享从而按顺
序为多个信道的每一个生成结果。
2.一种带有处理多个信道的指前端的接收机，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
3.如权利要求2所述的接收机，其特征在于还包括数字信号处理器，用于配置多个
信道的每个并接收它们相应的输出。
4.如权利要求3所述的接收机，其特征在于还包括搜索器，用于确定信道参数并将
它们提供给数字信号处理器，用于配置多个信道的每个。
5.一种在包括处理多个信道的接收机的CDMA系统内使用的接入终端，其特征在
于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
6.一种在包括处理多个信道的接收机的CDMA系统内使用的接入点，其特征在于
包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
7.一种包括处理多个信道的接收机的CDMA2000系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
8.一种包括处理多个信道的接收机的W-CDMA系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
9.一种包括处理多个信道的接收机的HDR系统，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以平行的方
式访问；
平行和计算器，用于接收多个I和Q采样并生成I和Q结果；以及
进度安排器，用于控制移位寄存器以及平行和计算器使得它们被时间共享以按顺序
为多个信道的每个生成结果。
10.在指前端中，一种实现多个信道码片速率处理的方法，其特征在于包括：
接收作为大小足够一轮的I和Q采样量的移位寄存器的输入的I和Q采样；
根据索引地址访问同时从移位寄存器来的以码片宽度间隔开的多个I和Q采样；索
引地址对应于与信道相关的I和Q采样；以及
在多个I和Q采样上实现平行和计算以生成I和Q结果，访问以及平行和计算对多
个信道的每个每一轮实现一次。
11.如权利要求10所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成I和Q结果。
12.在指前端中，一种对多个信道实现码片速率处理的方法，其特征在于包括：
以采样速率接收作为到移位寄存器输入的I和Q采样，移位寄存器大小能包括足够
每一轮的I和Q采样量；
根据索引地址访问同时从移位寄存器来的以码片宽度间隔开的多个I和Q采样；索
引地址对应于与信道相关的I和Q采样；
在多个I和Q采样上实现平行和计算以生成部分I和Q结果；
将部分I和Q结果与与信道相关的多个部分I和Q累加结果的一个累加；以及
对应于与信道、访问、平行和、累加相关的扩展因子在信道码元边界上输出经累加
的I和Q结果，以及对多个信道的每个每一轮一次实现条件输出。
13.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
14.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个覆盖序列值；
用多个覆盖序列值对多个经解扩展的I和Q结果解覆盖以生成多个经解覆盖的I和
Q结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
15.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个相位值；
用多个相位值对多个经解扩展结果旋转以生成多个经旋转的I和Q结果；
根据信道每个周期时生成多个覆盖序列值；
用多个覆盖序列值对多个经旋转的I和Q结果解覆盖以生成多个经解覆盖的I和Q
结果；以及
对多个经解扩展的I和Q结果求和以生成部分I和Q结果。
16.如权利要求12所述的方法，其特征在于，所述平行和计算包括：
根据信道每个周期生成多个I和Q的PN序列值；
用多个I和Q PN序列值对多个I和Q采样实现解扩展以生成多个经解扩展的I和
Q结果；
根据信道每个周期生成多个复盖序列；
用多个覆盖序列值对多个经解扩展的结果解覆盖以生成多个经解覆盖的I和Q结果；
以及
对多个经解覆盖的I和Q结果求和以生成I和以及Q和；
根据信道每个周期生成相位值；以及
用相位值旋转I和以及Q和以生成部分I和Q结果。
17.一种处理多个信道的指前端，其特征在于包括：
移位寄存器，用于接收I和Q采样并对其移位，其中多个I和Q采样可以以平行的
方式访问；
平行和计算器，用于根据索引地址接收多个I和Q采样并生成I和Q结果；
进度安排器，用于生成对移位寄存器以及平行和计算器的控制使得它们被时间共享
以按顺序为多个信道的每个生成结果。其中控制包括：
活动信道值，用于指明多个信道的哪个对应平行和计算器的输出；以及
索引地址，用于根据活动信道访问移位寄存器。
18.如权利要求17所述的指前端，其特征在于，所述平行和计算器包括：
PN生成器，用于每个周期根据活动信道生成多个I和Q PN序列值；
多个解扩展器，用于用多个I和Q PN序列值对多个I和Q采样解扩展以生成多个
经解扩展I和Q结果；以及
加法器，用于将多个经解扩展的I和Q结果相加以生成I和Q结果。
19.如权利要求18所述的指前端，其特征在于，所述平行和计算器还包括多个旋转
器，用于根据与活动信道相关的一个或多个相位值旋转经解扩展的I和Q结果并将
多个经旋转的I和Q结果发送到加法器以作加法以生成I和Q结果。
20.如权利要求18所述的指前端，其特征在于，所述平行和计算器还包括：
覆盖序列生成器，以根据活动信道生成多个覆盖序列值；以及
多个解覆盖器，以用多个覆盖序列值对I和Q结果解覆盖并将多个经解覆盖的I和
Q结果发送到加法器以作加法以生成I和Q结果。
21.如权利要求19所述的指前端，其特征在于，所述平行和计算器还包括：
覆盖序列生成器，以根据活动信道生成多个覆盖序列值；以及
多个解覆盖器，用于用多个覆盖序列值对I和Q结果解覆盖并将多个经解覆盖的I
和Q结果发送到多个旋转器以生成经旋转的I和Q结果。
22.如权利要求20所述的指前端，其特征在于，所述平行和计算器还包括根据活动
信道用相位值将加法器的输出旋转以产生I和Q结果的旋转器。
23.如权利要求17所述的指前端，其特征在于还包括累加器，用于将每个活动信道
内的部分累加内的I和Q结果累加，并有条件地根据与活动信道相关的扩展因子在
码元界限上输出部分累加。
24.一种处理多个信道的指前端，其特征在于其参数为：
P，平行因子；
S，采样速率；
MAX_CHANNELS，多个信道内支持的最大信道数，由(P*S)-2确定；
CYCLES_PER_ROUND，在一轮内的周期数，由MAX_CHANNELS+1确定；以及
SHIFTER_LEN，最小移位寄存器长度，由CYCLES_PER_ROUND+(P-1)*S确定；
包括：
长度为SHIFTER_LEN的移位寄存器，用于接收并以采样速率S对I和Q内的采样
移位，且其中I和Q采样的多个P根据索引地址可以平行方式被访问；
平行和计算器，用于根据索引地址接收P个I和Q采样并生成I和Q结果；
进度安排器，用于生成对移位寄存器以及平行和计算器的控制使得它们时间共享以
按顺序每一轮一次为MAX_CHANNELS的每个生成结果且其中控制包括：
活动信道值，用于指明多个信道的哪个对应平行和计算器的输出；以及
索引地址，用于根据活动信道访问移位寄存器。
25.如权利要求24所述的指前端，其特征在于还包括累加器，用于将每个活动信道
内的部分累加内的I和Q结果累加，并在进度安排器的控制下有条件地根据与活动
信道相关的扩展因子在码元界限上输出部分累加。
26.如权利要求25所述的指前端，其特征在于，所述平行和计算器除I和Q结果外
还生成对应于少于P的扩展因子的部分和，并还包括选择器，在进度安排器的控
制下以根据与活动信道相关的扩展因子选择性地输出部分累加或部分和。
27.一种指前端，其特征在于其参数为：
P，平行因子；
S，采样速率；
MAX_CHANNELS，多个信道内支持的最大信道数，由(P*S)-2确定；以及
CYCLES_PER_ROUND，在一轮内的周期数，由MAX_CHANNELS+1确定；
一种生成与每个信道相关的索引indexCH，用于访问平行接入移位寄
存器的方法包括：
在CYCLES_PER_ROUND的每一轮中：
保持一个周期空闲，限制对移位寄存器的访问或忽略该种访问的结果；以及
通过每个信道的顺序，每一周期一个信道，调整每个信道相关的索引，其中索引
调整包括一下步骤：
当与信道相关的索引小于零时：
增加索引CYCLES_PER_ROUND；
限制对移位寄存器的访问或忽略该种访问的结果；以及
保持一个周期持续期的空闲状态；否则：
使用索引访问移位寄存器；
当实施滞后命令后，将索引递减2；
当实施超前命令时，不采取行动；
当不实施超前或滞后命令时，将索引递减1；
不管实施超前或滞后命令，将索引递增CYCLES_PER_ROUND-((P*S)-1)。
28.如权利要求27所述的方法，其特征在于还包括：
对其中相关索引不小于零的周期递增与每个信道相关的PN计数值P；以及
向累加器发出信号以在由与信道相关的扩展因子和PN计数值确定的码元界限上输
出部分累加。
29.如权利要求27所述的方法，其特征在于还包括：
对其中与信道相关的索引不小于零的每个周期递增与每个信道相关的PN计数值P；
当与信道相关的扩展因子为P或更大时，向累加器发出信号以在由与信道相关的
扩展因子和PN计数值确定的码元界限上输出部分累加；以及
当与信道相关的扩展因子小于P时，根据扩展因子选择部分和。
说 明 书
发明背景
领域
本发明一般涉及通信，更特定地是码片速率处理的新颖的经改进的方法和装置。
背景
无线通信系统被广泛用于提供诸如声音、数据等多种类型的通信。这些系统可能基
于码分多址(CDMA)、时分多址(TDMA)或一些其它调制技术。CDMA系统提供优
于其它类型系统的一些优势包括增加的系统容量。
CDMA系统可能设计成支持一个或多个CDMA标准诸如(1)“TIA/EIA-95-
BMobile Station-Base Station Compatibility Standard for Dual-
ModeWideband Spread Spectrum Cellular System”(IS-95标准)(2)“TIA/EIA-98-
CRecommended Minimum Standard for Dual-
Mode Wideband Spread SpectrumCellualr Mobile Station”(IS-98标准)(3)由
“3rd Generation PartnershipProject”(3GPP)组织提供的标准并体现在一系列文档内，
包括文档Nos.3G TS25.211，3G TS 25.212，3G TS 25.213以及3G TS 25.214(W-
CDMA标准)(4)由“3rdGeneration Partnership Project 2”(3GPP2)组织提供的标准并体
现在一系列文档内包括“TR-
45.4 Physical Layer Standard for cdma2000 SpreadSpectrum Systems”，“C.S0005-
A Upper Layer(Layer 3)Signaling Standardfor cdma2000 Spread Spectrum Systems”以
及“C.S0024 cdma2000 High RatePacket Data Air Interface Specification”(cdma2000标
准)，以及(5)一些其它标准。这些标准在此引入作为参考。实现cdma2000标准的
高速率分组数据规范在此称为高数据速率(HDR)系统。建议的无线系统还使用单个
空中接口提供HDR和低数据速率服务(诸如语音和传真服务)的组合。
伪随机噪声(PN)序列一般用于CDMA系统以解调发射的数据，包括发射的导频信
号。CDMA接收机一般使用瑞克(RAKE)接收机。瑞克接收机一般由一个或多个搜
索器组成以定位从相邻基站来的直接和多路径导频，以及两个或多个指(finger)以
接收并组合从这些基站来的信息信号。
一般，当更多的指加入接收机以处理从一个或多个基站来的更多数量的多径信号，
这能增强任何CDMA系统的性能。这在用于扩展进入信号的码片速率增加时特别
成立，这是由于多径信号的更多分量在接收机处可识别。W-CDMA标准描述该种
系统，其中希望能有解调较多数量的信号分量的能力。
CDMA解调器经常包括专用硬件，称为指前端，以处理接收的相对较高的码片速
率数据。经常使用DSP或其它处理器以从指前端接收码元速率数据以进一步对码
元解调。一种增强任何CDMA系统的性能或符合对更高码片速率系统的方法，是
为所需多的指复制一个指的硬件。该技术在过去被成功应用，当figner需求增加时，
相应的硬件需求会变得相当昂贵。另一技术是提供能实现码片速率处理的通用
DSP，虽然这在硬件上也是代价昂贵且可能需要不实际的时钟速率以及相关的功耗
以在带有大量要解调信道的高速系统内实现。
因此在技术领域内有需要能处理以高码片速率高吞吐量的硬件有效方式发送的大量
信道的指前端。
本发明概述
在此公开的实施例标明了以硬件有效方式增加指解调能力的需要。在一方面，I和
Q采样经移位入平行可访问移位寄存器。多个码片采样从移位寄存器被访问且平行
操作以每一周期产生对一个信道的多码片结果。多码片结果可以经累加且在码元界
限上输出到码元速率处理器。移位寄存器访问、计算以及累加可经调度使得硬件为
时分以支持大量信道。在另一方面，大量信道的时间跟踪能通过移位寄存器组的内
容的信道特定索引而被适应。这些方面连同示出的其它不同方面，提供了硬件对大
量信道有效的码片速率处理能力以及这些信道部署的高度灵活性。
本发明提供的实现不同方面、实施例和本发明特征的方法和系统将在下面详述。
附图的简要描述
通过下面提出的结合附图的详细描述，本发明的特征、性质和优点将变得更加明显，
附图中相同的符号具有相同的标识，其中：
图1是支持多个用户且能实现本发明的不同方面的无线通信系统；
图2描述CDMA接收机；
图3A和3B是根据本发明配置的两个指前端的一般实施例；
图4是详述排序和时间跟踪功能的流程图；
图4A和4B是提供两个实施例的附加细节的流程图；
图5是带有指定参数示出本发明不同方面的指前端的框图。
详细描述
图1是支持多个用户的无线通信系统100的图表，且它能实现本发明的各个方面。
系统100能设计成支持一个或多个CDMA标准和/或设计(例如IS-95标准、
cdma2000标准、W-CDMA标准、HDR规定)。为简化之故，系统100示出包括三
个接入点104a、104b、104c(这也可称之为基站)与两个接入终端106a、106b通信
(这可称之为远程终端或移动站)。接入点和其覆盖区域加起来称为“小区”。
根据实现的CDMA系统，每个接入终端106a、106b可能在任何给定时刻在前向链
路上与一个(可能多个)接入点104a-104c通信，且根据接入终端是否处于软切换状
态可能在反向链路上与一个或多个接入点通信。前向链路(即下行链路)指从接入点
到接入终端的传输，且反向链路(即上行链路)指从接入终端到接入点的传输。
为简洁之故，在描述该发明的例子中，假设接入点是导频信号的始发者而接入终端
是接收机以及这些导频信号，即前向链路上的导频信号的获得者。本领域内的技术
人员会理解接入终端以及接入点能配备为用所描述的导频信号发射数据且本发明的
方面也可应用于这些情况。“示例”一词在此专门指“用于作为例子、实例或说明”。
在此描述的任何“示例”实施例不一定理解为最优或优于其它实施例。
图2描述了接收机200。为简洁之故，只示出了该实施例以下说明中牵涉到的接收
机元件。信号到达天线205并在RF下变频器210中经下变频。结果I和Q采样被
发送到指前端220和搜索器230。指前端220和搜索器230与DSP 240通信。
DSP 240提供给指前端220和搜索器230多个控制信号和控制信息。搜索器230根
据一个或多个公共已知的CDMA搜索技术由DSP240引导为各个PN偏置发送导频
搜索结果。根据这些搜索结果，DSP 240确定是否以及如何在指前端220内分配资
源到各个接收到的信号或信道。指前端220内的资源在这些信号上实现码片速率处
理，并将经解调的码元结果发送到DSP 240。DSP 240通过发送PN偏置以指明在
对进入的I和Q采样解扩展使用的PN序列而将每个信道分配到在指前端220内的
资源的一个。分配的偏置一般来自搜索器230以及任何相继的DSP 240内的处理，
但已知指分配的偏置的其它源，诸如标识邻近的基站的信令等。
在指前端模块内专门由特定硬件实现码片速率处理以及实现DSP内的相对较低的
码元速率处理是一般的技术。当然，本领域内的技术人员会知道本发明的各方面在
如果三离散硬件来替代DSP 240的使用是等价情况。指前端一般装备用于同时处
理一些数量的信道或多径信号，并且对大量信道的支持提供了增加的性能。一般的
技术以增加信道支持是简单地复制单个指的硬件以提供期望的许多指支持。然而，
随着支持的信道的数量增加，相关的硬件会变得相当昂贵。指前端220以特定硬件
有效方式提供了对大量信道的支持。
在DSP 240实现的码元速率处理任务是数据和相关导频的点积和叉积。指前端除
及时码元数据外经常提供，与提前和迟后PN偏置相关的码元数据。指前端220是
高度可配置的，且可经编程以产生及时数据外的先期和后期码元数据。这些提前和
迟后码元数据可为DSP 240使用于领域内已知的不同技术的实现时间跟踪。根据
时间跟踪过程，DSP 240能在指前端220内引导任何指资源以超前或滞后其计时。
码元界限根据DSP 240分配的扩展因子在指前端220内为每个信道而确定。每个扩
展因子确定每码元有多少码片被解调。
类似地，已知领域内的实现频率差错纠正的技术。指前端能用旋转器配置以实现频
率差错补偿。指前端220能装备以响应从DSP 240来的相位信息以实现频率差错补
偿。
指前端220内的每个信道还能由DSP 240引导以根据分配的覆盖序列实现解覆盖。
在诸如IS-95、cdma2000以及其它系统内一般使用的覆盖序列组是Walsh码。在
W-CDMA标准中，使用的不同的覆盖序列组叫OVSF码。在任何描述该发明的例
子中，OVSF码和OVSF生成器能用Walsh码和Walsh生成器代替，且仍可应用该
规则。除了Walsh和OVSF码，本发明还可以支持任何可以想到的覆盖码。
图3A描述了指前端300更多的详细实施例。指前端300是一个可以用作上面图2
示出的指前端220的一实施例。指前端300提供组合时分和平行的硬件结构以支持
多个信道的同时解调。根据以下详细描述的参数值可以实现不限数目的配置。
可以同时用该结构解调的信道的数目定义为MAX_CHANNELS参数。
MAX_CHANNELS是两个其它参数P和S的函数。S是采样速率，即I和Q采样
被发送到移位寄存器组350的速率(以下解释)。P是平行因子，由每一周期处理的I
和Q数据的码片数目确定。在没有时间跟踪时，MAX_CHANNELS由P*S确定。
然而，有时间跟踪时，MAX_CHANNELS由P*S-2确定以避免移位寄存器组350
的上溢和下溢。
在图3A中，进度安排器和定时控制单元310(在此以作后为进度安排器310)示出为
或直接或通过另一模块连接到图中剩余的模块。由于它们用于处理由
MAX_CHANNELS确定的信号数，进度安排器310提供对多个模块的定时控制。
每个信道按顺序经处理，每一周期一个信道，其中周期是由采样速率定义的。一用
于CDMA系统内的一般采样速率是8倍码片速率，一般称为chipx8。但本发明支
持任何采样速率。在每一周期中，被处理的信道称为活动信道。一轮被定义为每个
信道被相继处理一次。需要完成一轮的周期的数目CYCLES_PER_ROUND由
MAX_CHANNELS+1确定。这是由于有MAX_CHANNELS数目的每个信道需要
一个周期用于计算且需要附加一空余周期以实现时间跟踪。时间跟踪的细节会在与
以下图4相关的流程图中给出。
I和Q采样以每码片S采样的采样速率移位并存储在移位寄存器350内。存储的数
据能通过图3A内的地址标记索引而被访问，示出为从进度安排器310来的输出。
每个周期，提供给移位寄存器350的索引对应当前活动信道。对根据索引的每次访
问，从移位寄存器组350中检索P对的I和Q数据。这使得P对的I和Q数据能同
时被解调。检索的检索这些对适当地被S个采样所间隔，由于是期望P码片数据。
在移位寄存器组350内维持每码片S采样允许时间跟踪通过给出作为索引的地址采
样更新而被实现，且允许提前的、滞后的或其它数据也能解调。移位寄存器组350
的长度必须足够能容纳P码片的数据加上保证直到数据在一轮内被使用而不被移
位出而提前丢失而附加的缓冲数据的存储空间。需要的移位寄存器长度确定为
SHIFTER_LEN由CYCLES_PER_ROUND+(P-1)S。
解扩展器360、旋转器370、解覆盖器380以及加法器树390组成模块355，在此
称为平行求和。从移位寄存器组350来的P对I和Q值被发送到解扩展器360，它
包括P个平行解扩展器以用从PN发生器320发送来的P对I和Q PN值对它们进
行解扩展。解扩展技术为领域内的一般已知。P个产生的解扩展I和Q对被发送到
旋转器370，其中I和Q对在P旋转器内根据相位发生器330的P输出被旋转。在
说明的实施例中，经解扩展与经旋转的对被发送到解覆盖器380，其中从OVSF发
生器340发送来的P个OVSF码对其解覆盖。经解覆盖的I值在加法器树390内被
求和以生成P个码片的I和，经解覆盖的Q值类似地在加法器树390内被求和以生
成P个码片的Q和。计算从PI、Q对来的单一I、Q结果的结果称为平行求和。平
行求和每个周期计算一次，对每个周期一个周期直到每个信道都被相继计算。在空
闲周期中，平行求和不需要经计算，或平行求和355的输出可简单地被忽略。旋转
器是可任选的——在不是独立频率调整每个信号情况下，可以为在时钟发生电路
(未示出)内计算和补偿总体频率调整。本发明在其它实施例中能不用相位发生器
330或旋转器370而实现。
平行求和355输出被发送到累加器395，其中它被加到对应在累加器395内访问的
活动信道的部分累加值(对每个信道有对I和Q分开的累加)。除非达到码元界限，
新部分累加存储在累加器395内对应活动信道的位置。当达到码元界限时，对于活
动信道，由扩展因子指定的码片数SF已在部分和内经累加了。在该情况下，I和
Q累加对应码元内的能量并被发送到码元速率处理器。在图2的例子中，码元速率
处理器是DSP 240，但如上所述其它类型的码元速率处理器是已知的且可能被实现。
然后存储在累加器395内活动信道的部分累加值重设为零。发送到累加器395指明
是否要输出累加然后重设或简单地累加的信号来自进度安排器310。进度安排器
310维持每个信道的扩展因子(SF)值且确定何时到达码元界限。
在一些配置中，允许的扩展因子可能比平行因子P小。在活动信道编程为SF＜P
情况下，加法器树在不修改情况下生成加入多于一码元的码片的结果。在这些配置
中，由于这样更合适生成每循环多个码元，加法器树可能在最终加法器树输出前的
许多较早阶段被抽头。这些预先抽头能与累加器输出多路复用使得能使用扩展因子
的整个可用范围。该方面更特定的例子将在以下与图5相关经详述。
PN发生器320根据从进度安排器310发送来的值pn_count每周期生成P对I和
Q PN数据。有多种类型的PN序列。例如，在IS-95系统内，可以从线性反馈移位
寄存器生成的单一的I和单一的Q PN序列用于扩展和解扩展，基站通过这些PN
序列中唯一偏置标识它们自己。在另一方面，在W-CDMA系统中，PN序列使用
Gold码生成，且每个基站使用唯一码标识它自己。不管使用的是哪种类型的PN序
列或PN发生器320是如何实现的，本发明的方面均适用。进度安排器310保持每
个信道的PN计数并提供PN计数给活动信道，在图3A中注为pn_count，并提供
给PN发生器320以计算合适的P对I和Q PN值以在解扩展器360内解扩展。该
情况下有用的PN发生器例子包括基于查询表按pn_count索引的ROM、或领域内
已知的多种掩码方案一种。
相位发生器330可以有几种使用方式。旋转器主要是将进入的I和Q对用带有一定
相位的单元向量相乘的复数乘法器。相位发生器330的一例实现是与加法器耦合的
RAM。RAM包括每个信道的相位累加。每个周期，信道的相位累加能被发送到旋
转器370以旋转，然后相位被加到累加且结果存储回活动信道的RAM存储器位置。
相位能在从进度安排器310来的按逐个信道的基础上提供。一种实现平行旋转器的
方法如下。定义相位为活动信道要累加的相位。定义Δ为频率补偿需要的每码片
相位调整量。(Δ可以从诸如DSP240的DSP来的按每个信道供给)。对每个周期提
供给旋转器370内的P个旋转器相位、相位+Δ、相位+2Δ、相位+3Δ...相位+(P+1)Δ。
该方法是由于处理的P个码片的每个相互延迟一个码片。在旋转之后，在RAM内
将该信道的相位用相位+P*Δ代替，且相位将会在下一轮内为该信道准备好。在另
一实施例中，对粗频率调整，单一的相位可用于旋转器370内的P个旋转器，因此
将复杂度和硬件的精确度折衷。如上所述，旋转器在CDMA指前端处理模块中不
需要。在领域内有其它已知的方法实现频率补偿。
OVSF发生器340根据活动信道的pn_count生成OVSF码。领域内有名的技术是取
pn_count的低位并据此生成合适的Walsh或OVSF码。例如，可能有时需要同时生
成P值是对基于ROM查询表是有用的。还有已知的XOR树(一般需要log2(SF)的
XORs)。
领域内的技术人员会意识到这些描述是仅为描述功能而描述模块的。可以用PN发
生器320、相位发生器330以及OVSF发生器340加入接收它们响应输出的模块或
进度安排器310而重画图3A。
图3B描述了另一实施例指前端305。相关图3A的描述除了关于旋转器位置之外
对此完全适用。两张图间相同的模块在两张图中使用相同的编号。进度安排器310
继续驱动移位寄存器组350、PN发生器320、OVSF发生器340以及累加器395。I
和Q采样继续到达移位寄存器组350。PN发生器320和OVSF发生器340相应驱
动解扩展器360和解覆盖器380。在平行求和356内不同于图3A的平行求和355
而有所变化。在图3A内，旋转器370置于解扩展器360和解覆盖器380之间。这
样，它落在P个旋转器处理平行求和355结果的电路区域内。在图3B中，现在编
号为375的旋转器置于加法器树之后。解扩展器360结果直接送到解覆盖器380，
然后到加法器树390，最后到旋转器375。将旋转器375置于加法器树之后的好处
是只需要一个旋转器而不是图3A内的P个。进度安排器310驱动相位发生器335，
它的指定不同于相位发生器330由于它只需要存储每信道一个相位值。该配置提供
了比图3A平均要低的码片接着码片旋转的精确效果，但可能在硬件复杂度为首要
因素时有用且该种类型的频率补偿也足够了。
如上所述，本发明提供硬件有效方法以对大量信道(准确地说是MAX_CHANNELS)
同时解调。提供支持的方法还提供如何分配资源很大灵活性。例如，在先前方法中，
指前端复制一个指的硬件M次，这样限制了资源折衷的能力。该种配置一般生成
M个导频和M个数据流的提前、迟后和及时数据。这样，一般使用4M个信道，
但会产生最多M个数据流。在本发明中，DSP能随便以多种方法分配信道资源。
如同旧硬件版本，一个选择是解调一个导频、对应的数据信号和定时跟踪的提前和
迟后期流。然而另外，单一的导频能用大量对应的数据流解调，且只有提前期和迟
后的流提供定时跟踪。这在发射信号捆绑了多于一个的带有唯一码的数据流且将它
们用公共导频发射时很有用。
图4是详述诸如进度安排器310的进度安排器能实现合适的索引、码元界限检测以
及时间跟踪的流程图。值得注意的是写在变量下方的下标CH指示了每个个别信道
具有该名字的唯一变量，且该变量的使用指明它是对应活动信道的对应变量(包括
在变量CH内)。
流程图操作如下。开始于模块400。为讨论用，假设活动信道CH初始化为零，且
所有变量被初始化。一般，诸如DSP 240的DSP能通过提供定义它的变量而自由
分配新信道。这包括扩展因子(SF)、PN偏置(PN_OFFSET)以标识PN序列(或是公
共序列或唯一序列内的偏置)以及该信道的覆盖码。值得注意的是，一般导频信道
不被覆盖，所以在这些情况下可以分配全零的OVSF_CODE。图4未示出特定信道
的变量更新。假设DSP能自由更新信道参数，会采取合适的安全措施以避免在变
量是活动状态时改写信道变量。
提前或迟后信道间的差别在指前端内不重要。DSP能通过使用PN序列内的合适移
位而分配定时跟踪信道并使用产生的码元以实现定时跟踪处理。所有信道统一地由
指前端处理。
回到流程图，从400进行到402。检查是否indexCH＜0。变量、索引
一般用作移位寄存器组的地址，其中大多数最近的采样存储在0位置且最旧的保留
在(SHIFTER_LEN-1)位置处。小于0的索引值不是有效的地址，所以这是用来确定
何时进入空闲状态。当先前在移位寄存器组内索引指向位置0或1或当索引指向0
在及时处理时这对应滞后命令。如果indexCH＜0，则处理进行到428，
保持空闲(不更新、不输出)然后进行到430。在430处，增加
indexCHCYCLES_PER_ROUND。完成该周期。进行到432且CH加1
以处理下一信道。
从432进行到434检查CH是否等于CYCLES_PER_ROUND。如果是，则完成这
一轮，因为从零开始已到达了CYCLES_PER_ROUND。进行到436，保持空闲(不
作任何信道处理)，且将CH重设为零。进程回到434其中由于CH已被重设，则
CH不会等于CYCLES_PER_ROUND。进程回到402检查是否indexCH
＜0，如上所述。
如果indexCH不小于零，则开始信道处理。进行到404并访问使用
indexCH的移位寄存器组。进行到406并计算
parallel_sumCH(如上相关图3A和3B描述的，且在以下的图4A和图
4B的流程图形式中详述)。进行到408并通过将parallel_sumCH加到
accumCH而累加parallel_sumCH。进行到410。
在410，检查是否到达该信道的码元界限。一种方法是测试是否
pn_countCH％SFCH＝0，其中是活动信道的当前PN位置，
而SFCH是其扩展因子。如果不等于零，则进行到416。如果等于零，
则到达码元界限。进行到412并且输出accumCH。进行到414并把
accumCH重置为零。注意到块414把重置值描述为(0，0)。这指明了累
加器正在累加I和Q两个值，这两个值都需要被重置为零。进行到416。
在416，检查是否信道被给予超前命令。如果是，则进行到422。如果不是，则进
行到418检查是否给出滞后命令。如果是，则进行到426并将indexCH
减2。进行到422。如果没有发出滞后命令，则进行到420。在420处，将
indexCH减1。减一是在没有超前或滞后命令时采取的行动。滞后引起
额外的递减。超前去除该递减。模块416、418、420和426是时间跟踪模块。如所
述的，当完成对indexCH的超前、滞后和及时调整时，进行到4222。
在422，将indexCH减少(P*S)-1。进行到424并通过增加P而更新
pn_countCH。这是由于P个码片是每个周期要被处理的。进行到430，
其中，如上所述，indexCH递增CYCLES_PER_ROUND。然后，在模
块432内，CH递加一且处理在一轮中对下一信道重复。
对技术人员很清楚的是描述的递增加和递减步骤在设定固定参数时可以变为更少的
步骤，如同它们在任何特定实现中的情况。步骤序列保持通用且适用于P和S的
任何组合(由此导出其它参数)。
未示出的细节是该过程中对未分配信道的处理。不管所有的信道是否被分配且活动，
为维持合适的定时，所有的信道加上空闲状态经过每一轮被循环。有多种处理未分
配信道的方式。功率有效方法是保持所有最终引起在平行求和内计算的信号不变，
因此减少了硬件的过度触发。类似地，当处理未分配的信道时停用累加器。对未分
配信道可关闭累加器输出。或者DSP(或其它码元速率处理器)能简单地忽略这些未
分配信道生成的结果。
图4A描述步骤406的详细实施例，计算平行和。该过程对应以上图3A描述的装
置。在440A，提供pn_countCH给PN发生器。用PN发生器的输出对
移位寄存器组的输出解扩展。进行到442A。将deltaCH提供给相位发
生器。将经解扩展结果用相位发生器输出旋转。如图3A，该旋转器需要P次旋转
计算或P个元件。进行到444A。将pn_countCH提供给OVSF发生器。
用OVSF发生器输出对旋转器解覆盖。进行到446A并对经解覆盖的结果求和。
图4B描述步骤406的另一实施例，计算平行和。如图3B，即将旋转器放在处理的
末端而不是解扩展和解覆盖之间减少了旋转计算或元件从P减少到一。在440B内，
将pn_countCH提供给PN发生器。将移位寄存器组的输出用PN发生
器的输出解扩展。进行到444B。将pn_countCH提供给OVSF发生器。
用OVSF发生器输出对经解扩展结果解覆盖。进行到446B并对经解覆盖的结果求
和。进行到442A。将deltaCH提供给相位发生器。用相位发生器输出
将求和结果旋转。如图3B，该旋转器只需要一次旋转计算或一个元件。
图5描述了标记为指前端500的另一实施例。指前端500是可按图2描述的指前端
220部署的一实施例。要为该实例选择实际的参数，且处理少于平行度P的扩展因
子的原则将通过该实例详述。CDMA接收机内一般的采样速率为chipx8，且该实
例中S设定为8。支持的平行度等级P设定为8。因此，MAX_CHANNELS＝P*S-
2＝62。CYCLES_PER_ROUND＝MAX_CHANNELS+1＝63。SHIFTER_LEN＝
CYCLES_PER_ROUND+(P-1)S＝119。在该例中，可支持低到4的扩展因子以及8
或更高的8的整数倍。
在图5中，I和Q采样以每码片S个采样的采样速率被移位并存储在移位寄存器组
350内。存储的数据通过地址标记索引可寻址，示出为进度安排器和定时控制单元
510的输出(在此后为进度安排器510)。每个周期，提供给移位寄存器组550的索
引对应当前活动信道。对根据索引的每次访问，8对I和Q数据从移位寄存器组
550中检索出。这使得I和Q数据的8码片能同时被解调。检索的对被适当间隔分
开8个采样，由于期望的是8码片数据。
从移位寄存器550来的8对I和Q值被发送到解扩展器560，它包括8对平行解扩
展器用于从PN发生器520发送来的8对I和Q PN值对8对I和Q数据解扩展。8
对经解扩展的I和Q对被发送到旋转器570，其中它们根据相位发生器530的8个
输出在8个旋转器内经旋转。经解扩展经旋转对被发送到解覆盖器580，其中8个
OVSF码从OVSF发生器840发送来以对其进行解覆盖。8个经解覆盖的I值的前4
个然后在加法器树590内求和以生成一4码片I和，8个经解覆盖的Q值的前4个
类似地在加法器树590内求和以生成一4码片Q和。8个经解覆盖的I值的后4个
在加法器树592内求和以生成一第二4码片I和，8个经解覆盖的Q值的后4个在
加法器树592内求和以生成一第二4码片Q和。
从加法器树590和592来的第一和第二码片I和Q和分别被发送到最终加法器级
594以生成8码片I和以及8码片Q和。从加法器树590和592来的第一和第二4
码片I和Q和分别被发送到多路复用器596。当活动信道的扩展因子(SF)为4时，
在单一chipx8周期内完成两个码元。多路复用器596由进度安排器510引导以将I
和Q数据的两个码元发送到码元速率处理器(未示出)。
最终加法器级594的输出在加法器598内与存储在部分累加RAM 599内的活动信
道的部分累加被相加。最终加法器级598以及部分累加RAM组成累加的功能，这
由进度安排器510控制以通过多路复用器596输出结果以在码元界限处发送到码元
速率处理器。对SF不等于4，部分累加RAM的输出在多路复用器596内被选择。
进度安排器510还控制活动信道部分累加值的重设。一般，当SF＝8时，不需要
实际累加，这是由于8码片结果在最终加法器级598内计算。当SF＝8时，部分累
加被一直设定为零且8码片结果被发送到多路复用器596。(另一未示出方法未多
路复用器596采用最终加法器阶段594的输出作为输入以及当SF＝8时用附加选择
线发送)。对大于8的扩展因子，累加是以与图3A类似的方式进行。如同以前，对
每个活动信道对I和Q结果有分开的累加。除非达到了码元界限，加法器598内的
新部分累加存储在对应活动信道位置内的部分累加RAM 599内。同样地，如果达
到了码元界限，意味着对于活动信道，由扩展因子SF指定的码片数目已经累加了，
则I和Q累加对应码元内的能量且被发送到码元速率处理器。活动信道的存储在部
分累加RAM 599内的部分累加值会在进度安排器510控制下被重设为零。进度安
排器维持每个信道的扩展因子值并确定何时达到码元界限。
先前一段详述了一种可能的支持小于使用的平行度的扩展因子的配置。一般，对更
大的P值和/或更小的SF值，可较早地在加法器树内加入合适的抽头以抽取码元数
据。这些较早的抽头能以所描述的方式经多路复用以将码元数据发送到码元速率处
理器。
上面图3A的关于PN发生器320、相位发生器330以及OVSF发生器340的讨论
相应适用于图5的PN发生器520、相位发生器430、OVSF发生器540。一般，进
度安排器510在进行该转换时代替进度安排器310。
在图3A和3B间讨论的旋转器定位的原则也适用于图5描述的实施例。未示出第
二选项的细节但对本领域内的技术人员是清楚的。
图4的流程图适合于描述进度安排器510的功能以及它与图5的各个模块的相互关
系。很清楚地图4内概括的参数现在要插入数字值，即CYCLES_PER_ROUND为
63，P＝8以及S＝8。步骤406内描述的平行和的计算会超过通过将单一加法器分
裂为加法器树590和592以及最终加法器级594的附加抽头值(平行求和值是最终
加法器594的输出)。码元界限输出步骤412会包含对作为输出到码元速率处理器
的SF值小于P(即SF＝4和P＝8)的附加抽头值的多路复用。除了这些优化，一轮
内通过信道的循环处理流、累加、pn_countCH的更新以及
indexCH的更新(包括时间跟踪)保持不变。
值得注意的是以上描述的所有实施例、方法步骤可以相互交换而不偏离本
发明的范围。
本领域的技术人员可以理解，信息和信号可能使用各种不同科技和技术中的任何一
种实现。例如，上述说明中可能涉及的数据、指令、命令、信息、信号、比特、码
元和码片最好由电压、电路、电磁波、磁场或其粒子、光场或其粒子、或它们的任
意组合来表示。
本领域的技术人员还可以理解，这里公开的结合这里描述的实施例所描述的各种说
明性的逻辑块、模块、电路和算法步骤可以用电子硬件、计算机软件或两者的组合
来实现。为更清楚地说明硬件和软件间的可交换性，各种说明性的组件、方框、模
块、电路和步骤一般按照其功能性进行阐述。这些功能性究竟作为硬件或软件来实
现取决于整个系统所采用的特定的应用和设计约束。
各种说明性的逻辑块、模块和算法步骤的实现或执行可以用通用处理器、数字信号
处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑
器件、离散门或晶体管逻辑、离散硬件组件或在此描述的执行以上描述的功能的任
何一个的组合。通用处理器最好是微处理器，然而或者，处理器可以是任何常规的
处理器、控制器、微控制器或状态机。处理器还能实现为计算设备的组合，例如，
DSP和微处理器的组合、多个微处理器、带有DSP核的一个或多个微处理器或其
它任何该种配置。
连同在此公开的实施例一起描述的方法或算法的步骤可能直接体现在硬件、处理器
执行的软件模块或两者的组合中。软件模块可以驻留于RAM存储器、快闪(flash)
存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动
盘、CD-ROM、或本领域中已知的其它任意形式的存储媒体中。一示例存储介质
耦合到处理器使得处理器能从存储介质读和写信息。或者，存储介质可能整合入处
理器。处理器和存储介质可驻留于专用集成电路ASIC中。ASIC可以驻留于用户
他终端内。或者，处理器和存储介质可以驻留于用户终端内的离散元件内。
上述优选实施例的描述使本领域的技术人员能制造或使用本发明。这些实施例的各
种修改对于本领域的技术人员来说是显而易见的，这里定义的一般原理可以被应用
于其它实施例中而不使用创造能力。因此，本发明并不限于这里示出的实施例，而
要符合与这里公开的原理和新颖特征一致的最宽泛的范围。