ddr2测试规范-USB迷|专注于互联网分享

2024年8月29日发(作者：易新文)

DDR2 SDRAM接口硬件测试规范

DDR2 SDRAM接口硬件测试规范 ....................................................... I

1 范围 ............................................................................. 3

2 术语和定义 ....................................................................... 3

3 缩略语 ........................................................................... 3

4 测试仪器仪表清单 ................................................................. 4

5 接口说明 ......................................................................... 4

5.1 SDRAM接口信号说明 ............................................................ 4

5.2 DDR2 SDRAM接口功能指标 ...................................................... 5

5.2.1 电源完整性需要测试以下指标 ................................................... 6

5.2.2 信号完整性需要测试以下指标 ................................................... 7

5.2.3 时序需要测试以下指标 ......................................................... 7

5.2.4 时钟信号需要测试以下指标 ..................................................... 8

5.3 DDR2 SDRAM参数测试说明 ...................................................... 9

5.3.1 DDR2 SDRAM读写区分的方法 .................................................. 9

5.3.2 单端信号AC输入参数测量 .................................................... 11

5.3.2.1 VSWING(MAX)的测试方法 .................................................. 11

5.3.2.2 SlewR参数测量方法 ........................................................ 12

5.3.2.3 SlewF参数的测量方法 ....................................................... 13

5.3.2.4 VIH的测试方法 ............................................................ 14

5.3.2.5 VIL的测试方法 ............................................................ 15

5.3.2.6 tDIPW的测试方法 .......................................................... 15

5.3.2.7 tIPW的测试方法 ........................................................... 15

5.3.3 输入信号过冲欠冲测试 ........................................................ 16

5.3.3.1 信号过冲测试方法 .......................................................... 16

5.3.3.2 信号欠冲测试方法 .......................................................... 17

5.3.4 差分信号AC参数测量 ........................................................ 17

5.3.4.1 SlewR测试方法 ............................................................ 17

5.3.4.2 SlewF测试方法 ............................................................. 18

5.3.4.3 VID测试方法 .............................................................. 19

5.3.4.4 VIX测试方法 .............................................................. 20

5.3.4.5 VOX的测试方法 ........................................................... 21

5.3.4.6 tDQSH的测试方法 .......................................................... 22

5.3.4.7 tDQSL的测试方法 .......................................................... 23

5.3.5 控制和地址信号时序测试 ...................................................... 24

5.3.5.1 tIS(base)测试方法 ........................................................... 24

5.3.5.2 tIH(base)测试方法 ........................................................... 26

5.3.6 数据信号时序测试 ............................................................ 26

5.3.6.1 tDS(base)测试方法 .......................................................... 26

5.3.6.2 tDH(base)测试方法 .......................................................... 27

5.3.6.3 tDS1(base)测试方法 ......................................................... 28

5.3.6.4 tDH1(base)测试方法 ......................................................... 30

5.3.6.5 tAC的测试方法 ............................................................ 32

5.3.6.6 tDQSCK的测试方法 ........................................................ 33

5.3.6.7 tDQSQ的测试方法 .......................................................... 34

5.3.6.8 tQH的测试方法 ............................................................ 35

5.3.6.9 tDQSS的测试方法 .......................................................... 36

5.3.6.10 tDSS的测试方法 .......................................................... 37

5.3.6.11 tDSH的测试方法 .......................................................... 38

5.3.6.12 tHZ的测试方法 ........................................................... 39

5.3.6.13 tLZ的测试方法 ............................................................ 40

5.3.6.14 tRPRE的测试方法 ......................................................... 42

5.3.6.15 tRPST的测试方法 ......................................................... 43

5.3.6.16 tWPRE的测试方法 ......................................................... 44

5.3.6.17 tWPST的测试方法 ......................................................... 45

5.3.7 时钟信号测试 ................................................................ 46

5.3.7.1 tCK(avg)的测试方法 ......................................................... 46

5.3.7.2 tCH(avg)/ tCL(avg)的测试方法 ................................................ 47

5.3.7.3 Tj、Dj和Rj的测试方法 ..................................................... 47

5.3.7.4 tJIT(per)的测试方法 ......................................................... 48

5.3.7.5 tJIT(cc)的测试方法 .......................................................... 48

5.3.7.6 tJIT(duty)的测试方法 ........................................................ 49

5.3.7.7 tERR(nper)的测试方法 ....................................................... 49

6 测试内容 ........................................................................ 50

6.1 电源完整性测试 ................................................................ 50

6.1.1.1 HS-DDR2 SDRAM-P-001 电源精度测试 ........................................ 50

6.1.1.2 HS-DDR2 SDRAM-P-002 电源纹波测试 ........................................ 51

6.1.1.3 HS-DDR2 SDRAM-P-003 电源上电波形测试 .................................... 53

6.1.1.4 HS-DDR2 SDRAM-P-003 电源上电时序测试 .................................... 53

6.2 信号完整性和时序测试 .......................................................... 54

6.2.1.1 HS-DDR2 SDRAM-S-001控制信号完整性测试 .................................. 54

6.2.1.2 HS-DDR2 SDRAM-S-002地址信号完整性测试 .................................. 55

6.2.1.3 HS-DDR2 SDRAM-S-003读操作数据信号完整性测试 ............................ 56

6.2.1.4 HS-DDR2 SDRAM-S-004写操作数据信号完整性测试 ............................ 56

6.3 时序测试 ...................................................................... 58

6.3.1.1 HS-DDR2 SDRAM-T-001 读操作数据信号时序测试 .............................. 58

6.3.1.2 HS-DDR2 SDRAM-T-002 写操作数据信号时序测试 .............................. 59

6.3.1.3 HS-DDR2 SDRAM-T-003 控制信号时序测试 .................................... 60

6.3.1.4 HS-DDR2 SDRAM-T-004 地址信号时序测试 .................................... 60

6.4 时钟信号测试 .................................................................. 61

6.4.1.1 HS-DDR2 SDRAM-C-001 时钟信号波形测试 ................................... 61

6.4.1.2 HS-DDR2 SDRAM-C-002 时钟Jitter测试 ...................................... 62

6.4.1.3 HS-DDR2 SDRAM-C-003 时钟精度测试 ....................................... 63

7 引用 ............................................................................ 63

1 范围

本标准规定了DDR2 SDRAM接口的硬件测试方法和相关测试注意事项，并结合测试示例

给以说明。

2 术语和定义

SDRAM Synchronous Dynamic Random Access Memory 同步动态随机存取内存

DDR2 Double Data Rate SDRAM 双倍速数据速率SDRAM

DDR2 DDR-Ⅱ 第二代 DDR

SSTL Stub Series Terminated Logic 短线串联终止逻辑电路

CPU Central Process Unit 中央处理器

3 缩略语

表格 1 缩略语列表

VDD

VDDQ

VREF

VDDL

VIH(DC)

VIL(DC)

VIH(AC)

VIL(AC)

VOH

Device supply voltage芯片电源电压

Output supply voltage输出电源电压

Input reference voltage输入参考电压

DLL Power Supply DLL电源电压

DC Input Logic High直流输入高电平

DC Input Logic Low直流输入低电平

AC Input Logic High交流输入高电平

AC Input Logic Low交流输入低电平

HIGH-state output voltage, corresponding to logic 1 at output

高电平输出电压，输出端对应逻辑为1。

VOL LOW-state output voltage, corresponding to logic 0 at output

低电平输出电压，输出端对应逻辑为0。

ODT

OCD

SSTL_18

On-Die Termination 内置匹配电阻

Off-Chip Driver 离线驱动调整

Additive Latency 附加延迟

Stub Series Terminated Line for 1.8 Volts 1.8V的SSTL电平

4 测试仪器仪表清单

表格 2 测试仪器仪表清单

序号设备名称精度及级别备注

1 高端实时示波器

双通道带宽≥4Ghz

采样速率：≥40Ghz

测频分辨率：11-12位/秒

测时分辨率：≤200ps

频偏分析范围：0.01Hz ~ 40MHz

如LeCroy SDA6000，TEK CSA

8000，Agilent80000B

如agilent 53131A 测频率

有10Mhz外部基准输入口

如PN9000

2 数字频率计

3 相位噪声测试仪测量精度：频偏 ≤1MHz, ± 2dB; 频

偏>1MHz， ± 3dB

4 通用实时示波器

双通道带宽≥200Ghz

采样速率：≥1Ghz

直流电压量程：200mv~10V

精度：±(0.5%+3)

Lecroy WaveSurfer 64XS

5 数字万用表

VICTOR 88B数字万用表

5 接口说明以及方法

5.1 SDRAM接口信号说明

表格 3 DDR2 SDRAM接口管脚说明如下

信号组

地址信号

时钟信号 CK_P/CK_N

数据信号

Bank地址信号输入

时钟信号输入

数据信号输入输出

信号名称

信号说明

地址信号输入

DQS_P/DQS_N 数据锁存信号输入输出

RAS_N

ODT

数据掩码信号输入

行地址锁存信号输入

内置匹配电阻控制输入信号

列地址锁存信号输入

写使能信号输入

片选信号输入

控制信号 CAS_N

WE_N

CS_N

CKE

VDD

VDDQ

电源 VREF

VDDL

VREF

时钟使能信号输入

芯片供电管脚

DQ供电管脚

端接电源电压

DLL电源电压

SSTL_18接口参考电源

5.2 DDR2 SDRAM接口功能指标

DDR2 SDRAM全称为Double Data Rate 2 SDRAM，中文名为“第二代双倍数据速率同步动

态随机读取存储器”。DDR2 SDRAM属于SDRAM家族。DDR2 SDRAM是在DDR SDRAM基础上的升级，

是目前最通用的SDRAM规格。

目前的DDR2 SDRAM有几个标准速率：

 DDR2-400

 DDR2-533

 DDR2-667

 DDR2-800

 DDR2-1000

 DDR2-1066

 DDR2-1200

DDR2 SDRAM在系统时钟的上升沿和下降沿进行数据操作。DDR2接口原理框图如图1所示.

图表 1 DDR2 SDRAM接口原理框图

下表为DDR2 SDRAM的技术规格：

表格 4 DDR2 SDRAM的技术规格表

参数

VDD

DDR2 SDRAM

1.8V

VDDL

VDDQ

VREF

I/O接口

数据传输率(Mbps)

容量标准

CL值

预取设计(Bit)

逻辑Bank数量

突发长度

封装

1.8V

0.5*VDDQ

VREF

SSTL_18

400-1200

256M～2G

3/4/5

4/8

FBGA

DDR2接口的DQS是源同步时钟，在接收端使用DQS来读出相应的数据DQ，上升沿和下

降沿都有效。对于DDR2，DQS是差分信号。

DDR2 SDRAM虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但

DDR2内存却拥有两倍于上一代DDR内存预读取能力。换句话说，DDR2内存每个时钟能

够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

与DDR相比，DDR 2增加了几个特性：ODT（On Die Termination），DDR 匹配放在单板

上，DDR2把匹配直接设计到DRAM芯片内部，用来改善信号质量和节省空间。OCD(Off Chip

Driver)技术是加强上下拉驱动的控制功能，通过减小DQS与DQS#的时滞(Skew)来增加信号

的时序容限（Timing Margin）。Posted CAS是提高总线利用率的一种方法。AL（Additive

Latency）技术是相对于外部CAS，内部CAS执行一定的延时。

DDR2 SDRAM接口使用的是SSTL_18接口，该接口的输入信号电平有AC和DC之分。其

中AC电平的使用是为了保证，接收端在该电平处必须满足其时序参数的要求；或者说AC

电平的主要目的是保证器件能够识别出逻辑翻转。DC电平则主要是为了逻辑状态稳定的需

要，就是说，如果接收端输入信号的电平大于该值，逻辑状态就会稳定在该状态，并隐含着

信号过冲和振铃幅度的限制。

DDR2 SDRAM接口的硬件测试分为：电源完整性测试，信号完整性测试（不包括时钟），

时钟测试和时序测试。下边给出每个测试需要进行的测试项。

5.2.1 电源完整性需要测试以下指标

1、电源精度测试：需要测试电源VDD、VDDQ、VDDL、VREF和VREF的电压精度

2、电源纹波测试：需要测试电源VDD、VDDQ、VDDL、VREF和VREF的电源纹波

3、上电波形测试：需要测试电源VDD、VDDQ、VDDL、VREF和VREF的上电波形

4、上电时序测试：需要测试VDD和VDDQ、VDDQ、VDDL、VREF和VREF之间的上电时序

5.2.2 信号完整性需要测试以下指标

表格 5 信号完整性测试项目列表

测量参数参数的含义

Input signal maximum peak to peak swing

哪些信号需要测试

控制，地址、数据，时钟

SWING(MAX)

SLEWr

SLEWf

Vih(ac)

Vih(dc)

Vil(ac)

Vil(dc)

Voh

Vol

Overshoot

Input signal minimum rising slew rate

Input signal minimum falling slew rate 控制，地址、数据，时钟

Maximum AC Input Logic High

Minimum DC Input Logic High

Minimum AC Input Logic Low

Maximum DC Input Logic Low

Output High Voltage

Output Low Voltage

Overshoot amplitude

Overshoot area

Undershoot amplitude

控制，地址，数据、时钟

控制、地址

CKE

(HIGH and LOW pulse width)

DQ and DM input pulse width

DQS input high pulse width

DQS input low pulse width

DQ和DM

DQS

Undershoot

Undershoot area

Vmax

Vmin

tIPW

tCKE

tDIPW

tDQSH

tDQSL

Maximum Input Voltage

Minimum Input Voltage

Control & Address input pulse width

CKE minimum pulse width

5.2.3 时序需要测试以下指标

表格 6 时序测试项目列表

测量参数参数的含义

地址信号时序测试

tIS(base)

tIH(base)

ADDR2ess Input Setup Time

ADDR2ess Input Hold Time

控制信号时序测试

tIS(base)

tIH(base)

Control

Input Setup Time

Control

Input Setup Time

数据信号时序测试

tDS(base)

tDH(base)

tDS1(base)

tDH1(base)

tDQSCK

tDQSQ

tQH

tDQSS

tDSS

tDSH

tHZDQ

tLZDQ

tLZDQS

tHZDQS

tRPRE

tRPST

tWPRE

tWPST

DQ/DM input setup time(differential strobe)

DQ/DM input hold time(differential strobe)

DQ and DM input setup time (single-ended strobe)

DQ and DM input hold time (single-ended strobe)

DQS output access time from CK,/CK

DQS-DQ skew for DQS and associated DQ signals, For BGA Package

DQ/DQS output hold time from DQS

DQS latching transition to associated clock edge

DQS falling edge to CK setup time

DQS falling edge hold time from CK

DQ out high-impedance time from CK,/CK

DQ low-impedance time from CK,/CK

DQS low-impedance time from CK,/CK

DQS high-impedance time from CK,/CK

Read Preamble

Read Postamble

Write Preamble

Write Postamble

5.2.4 时钟信号需要测试以下指标

表格 7 时钟信号测试项目列表

测量参数参数的含义

时钟信号波形测试

Vid

Vix

tCK

Period Falling Edge Measurements

tCH

tCL

tCK(avg)

clock HIGH pulse width

clock LOW pulse width

Average clock Period Rising Edge Measurements

AC differential input voltage

AC differential input cross point voltage

Period Rising Edge Measurements

Average clock Period Falling Edge Measurements

tCH(avg)

tCL(avg)

Vmax

Vmin

Average clock HIGH pulse width

Average clock LOW pulse width

Maximum Input Voltage

Minimum Input Voltage

Input Signal Maximum Peak To Peak Swing

Input signal minimum rising slew rate

Input signal minimum falling slew rate

时钟信号Jitter测试

Tj(10e-12)

tJIT(per)

Clock Period Jitter falling Edge Measurements

Cycle to Cycle Period Jitter Rising Edge Measurements

tJIT(cc)

Cycle to Cycle Period Jitter falling Edge Measurements

The Half Period Jitter Average High Pulse Measurement

tJIT(duty)

The Half Period Jitter Average Low Pulse Measurement

Cumulative Error(across n cycles) Rising Edge Measurements

tERR(n-per)

Cumulative Error(across n cycles) Falling Edge Measurements

Total Jitter(10e-12)

Deterministic Jitter

Random Jitter

Clock Period Jitter Rising Edge Measurements

VSWING(MAX)

SLEWr

SLEWf

5.3 DDR2 SDRAM参数测试说明

5.3.1 DDR2 SDRAM读写区分的方法

1、通过数据延迟来区分读写

使用示波器的两个通道CH1和CH3，CH1连接到DDR2 SDRAM端，CH3连接到存储器控制

端，使用CH1为触发源，当捕获到的波形显示，CH3落后于CH1时，就是读周期。

2、通过DQ和DQS的关系来区分读写

在DDR2 SDRAM中，DQS的是源同步时钟。DQS和DQ都是三态信号，在PCB走线上双向

传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，如图表2所示；而

写操作时，DQS信号的边沿在时序上与DQ信号的中心处对齐。如图表3所示：

图表 2 DDR2 SDRAM读操作DQS与DQ时序图

图表 3 DDR2 SDRAM写操作DQS与DQ时序图

3、通过驱动电平来区分

一般在DDR2 SDRAM的应用中，可以以数据信号的驱动能力来区分。接收的波形幅度要

小于发送的波形幅度。但是这个并不是总是这样的。使用的时候最好用第一种或者第二

种方法，来验证一下。图表4为某单板在5665端测试的DQS与DQ数据信号，幅值比较

低的为读信号，幅值比较高的为写信号。但是并不是总是这样的，比如其他单板上的

SDRAM的信号，不管在那端测试，QE/TME的驱动的写数据信号的幅度总是大于读数据信

号的幅度。

图表 4 某单板在5665端测试的DQS和DQ信号

5.3.2 单端信号AC输入参数测量

5.3.2.1 VSWING(MAX)的测试方法

输入信号峰峰值中的最大值。使用示波器自带的自动测试项Vp-p，进行测试，测试结

果中的max作为测试结果。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：地址信号、控制信号、数据信号，时钟信号。

图表 5 VSWING(MAX)的测试示意图

图表 6 VSWING(MAX)的测试示例

5.3.2.2 SlewR参数测量方法

输入信号上升沿最小斜率。这个测试的目的是为了验证，被测信号的上升沿Slew

rate是否大于等于DDR2 SDRAM规范中规定的最小值。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：地址信号、控制信号、数据信号(DQ，DM和单端DQS模式的

DQS信号，按照这个方法测试，如果是差分DQS模式，DQS信号需要按照差分SlewR方法测

试)。

图表 7 单端信号的SlewR测量示意图

图表 8 单端信号的SlewR测试示例

5.3.2.3 SlewF参数的测量方法

输入信号下降沿最小斜率。这个测试的目的是为了验证，被测信号的下降沿的Slew

rate是否大于等于DDR2 SDRAM规范中规定的最小值。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：地址信号、控制信号、数据信号(DQ，DM和单端DQS模式的

DQS信号，按照这个方法测试，如果是差分DQS模式，DQS信号需要按照差分SlewF方法测

试)。

图表 9 单端信号的SlewF测量示意图

图表 10 单端信号的SlewF测试示例

5.3.2.4 VIH的测试方法

DDR2 SDRAM接口使用的是SSTL_2电平。输入信号的电平分为AC和DC。

需要保证任何输入的单端信号必须大于VIH(AC)值一定时间，可能由于振铃信号，信号

会回落，但是不能回落到VIH(DC)电平之下。

可以使用余晖的方式，累计显示是否有不符合要求的信号。

如下信号需要测试该参数：地址信号、控制信号、数据信号(DQ，DM和单端DQS模式的

DQS信号)。

图表 11 SSTL_2输入电压示意图

5.3.2.5 VIL的测试方法

DDR2 SDRAM接口使用的是SSTL_2电平。输入信号的电平分为AC和DC。

需要保证任何输入的单端信号必须小于VIL(AC)值一定时间，可能由于振铃信号，信号

会回落，但是不能回落到VIL(DC)电平之上。

可以使用余晖的方式，累计显示是否有不符合要求的信号。

如下信号需要测试该参数：地址信号、控制信号、数据信号(DQ，DM和单端DQS模式的

DQS信号)。

图表 12 SSTL_2输入电压示意图

5.3.2.6 tDIPW的测试方法

输入DQ/DM信号的脉冲宽度。分为高电平宽度和低电平宽度。

测试方法：从DQ/DM信号边沿的Vref电平到下个边沿的Vref电平的时间差。

需要在写周期测试。

5.3.2.7 tIPW的测试方法

输入控制信号和地址信号的脉冲宽度。分为高电平宽度和低电平宽度。

测试方法：从控制信号和地址信号边沿的Vref电平到下个边沿的Vref电平的时间差。

需要在写周期测试。

5.3.3 输入信号过冲欠冲测试

5.3.3.1 信号过冲测试方法

信号的过冲测试分为过冲幅值测试和过冲面积测试，测试的目的是为了验证是否与

DDR2 SDRAM规范相一致。

过冲的最大值等于波形幅度的最大值与VDD的差；过冲面积的计算是通过计算过冲的时

间与过冲幅度的积来计算的。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：地址信号、控制信号、数据信号

图表 13 过冲测试示意图

图表 14过冲测试示例

5.3.3.2 信号欠冲测试方法

信号的欠冲测试分为欠冲幅值测试和欠冲面积测试，测试的目的是为了验证是否与

DDR2 SDRAM规范相一致。

欠冲幅度等于波形幅度的最小值与VDD的差；欠冲面积的计算是通过计算欠冲的时间与

欠冲幅度的积来计算的。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：地址信号、控制信号、数据信号

图表 15 欠冲测试示意图

图表 16 过冲测试示例

5.3.4 差分信号AC参数测量

5.3.4.1 SlewR测试方法

输入信号上升沿最小斜率。这个测试的目的是为了验证，被测信号的上升沿Slew

rate是否大于等于DDR2 SDRAM规范中规定的最小值。

测试方法：从差分输入信号上升沿的-250mv到500mv的斜率。

注：测试差分信号时，注意差分探头和差分信号的极性。

测试步骤：

1、使用差分探头连接被测信号，差分探头的正负，分别连接差分信号的主信

号和辅助信号。

2、假设被测信号在CH1，在示波器内设置CH1的top值为500mv，base值为

-250mv。

3、使用示波器内的自动测试参数项slew rate测试，使用slew rate的最小

值作为测试结果。

见图表17为差分信号的SlewR的测试示例。

如下信号需要测试该参数：差分DQS信号、差分时钟信号。

图表 17 差分信号SlewR的测试示例

5.3.4.2 SlewF测试方法

输入信号下降沿最小斜率。这个测试的目的是为了验证，被测信号的下降沿Slew

rate是否大于等于DDR2 SDRAM规范中规定的最小值。

测试方法：从差分输入信号下降沿的250mv到-500mv的斜率。

注：测试差分信号时，注意差分探头和差分信号的极性。

测试步骤：

1、使用差分探头连接被测信号，差分探头的正负，分别连接差分信号的主信

号和辅助信号。

2、假设被测信号在CH1，在示波器内设置CH1的top值为250mv，base值为

-500mv。

3、使用示波器内的自动测试参数项slew rate测试，使用slew rate的最小

值作为测试结果。

见图表18为差分信号的SlewF的测试示例。

如下信号需要测试该参数：差分DQS信号、差分时钟信号。

图表 18 差分信号SlewF的测试示例

5.3.4.3 VID测试方法

差分输入电压测试。测试目的是为了验证是否与DDR2 SDRAM规范一致。

使用两个通道，一个通道连接差分的主信号，一个通道连接差分的辅助信号。用主信号

的高电平值（使用直方图统计或者使用示波器的自动测量参数）减去辅助信号的低电平

值（使用直方图统计或者使用示波器的自动测量参数）。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：时钟信号、差分DQS信号。

图表 19 VID测试示意图

图表 20 VID测试示例

5.3.4.4 VIX测试方法

差分输入交叉点电压测试。测试目的是为了验证是否与DDR2 SDRAM规范一致。使

用两个通道，一个通道连接差分的主信号，一个通道连接差分的辅助信号。使用示波器

产生一个差分波形，以主信号和辅助信号为两个差分源。差分波形的交叉点对应的位置，

就是要测试的电压点，使用光标测量主信号和副信号的交叉点电压。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数：时钟信号、差分DQS信号。

图表 21 VIX测试示意图

图表 22 VIX测试示例

5.3.4.5 VOX的测试方法

差分输出交叉点电压测试。测试目的是为了验证是否与DDR2 SDRAM规范一致。使

用两个通道，一个通道连接差分的主信号，一个通道连接差分的辅助信号。使用示波器

产生一个差分波形，以主信号和辅助信号为两个差分源。差分波形的交叉点对应的位置，

就是要测试的电压点，使用光标测量主信号和副信号的交叉点电压。

见下图为该参数的测试示意图和测试示例。

如下信号需要测试该参数： DQS信号。

图表 23 VOX测试示意图

图表 24 VOX测试示例

5.3.4.6 tDQSH的测试方法

输入DQS信号的高脉冲宽度。

测试方法：从DQS信号上升沿的交叉点（差分信号）或者Vref（单端信号）电平到下

个边沿的0电平（差分信号）或者Vref（单端信号）的时间差。

注：测试差分信号时，注意差分探头和差分信号的极性。

见图表25为测试示例。

需要在写周期测试。

图表 25 tDQSH参数的测试示例

5.3.4.7 tDQSL的测试方法

输入DQS信号的低脉冲宽度。

测试方法：从DQS信号下降沿的交叉点（差分信号）或者Vref（单端信号）到下个边

沿的交叉点（差分信号）或者Vref（单端信号）电平的时间差。

注：测试差分信号时，注意差分探头和差分信号的极性。

见图表26为测试示例。

需要在写周期测试。

图表 26 tDQSL参数的测试示例

5.3.5 控制和地址信号时序测试

5.3.5.1 tIS(base)测试方法

控制信号和地址信号的输入建立时间。测试的方法：从控制信号或者地址信号的AC电

平值到差分时钟上升沿的交叉点的时间差。

注：测试差分信号时，注意差分探头和差分信号的极性。

见下图为该参数的测试示意图和测试示例。

图表 27 tIS（base）和tIH（base）参数测试示意图

图表 28 tIS(base)测试示例

5.3.5.2 tIH(base)测试方法

控制信号和地址信号的输入保持时间。测试的方法：从时钟上升沿的交叉点到控制信号

或者地址信号的DC电平值的时间差。

注：测试差分信号时，注意差分探头和差分信号的极性。

见下图为该参数的测试示意图和测试示例。

图表 29 tIH(base)测试示例

5.3.6 数据信号时序测试

5.3.6.1 tDS(base)测试方法

输入DQ/DM信号的建立时间。

使用差分DQS模式，测试方法：从输入DQ/DM信号边沿的AC电平值到输入DQS信号边

沿交叉点的时间差。

见下图为该参数的测试示意图和测试示例。

需要在写周期测试。

图表 30 tDS(base)测试示意图

图表 31 tDS(base)测试示例

5.3.6.2 tDH(base)测试方法

DQ/DM输入保持时间。

使用差分DQS模式，测试方法：从DQS交叉点到DQ/DM的DC电平值的时间差。

见下图为该参数的测试示例。

需要在写周期测试。

图表 32 tDH(base)测试示例

5.3.6.3 tDS1(base)测试方法

DQ/DM输入建立时间。

使用单端DQS模式，测试的方法是：从DQ/DM信号边沿的AC电平值到与DQ相对应的

DQS信号边沿的DC电平值的时间差。

见下图为该参数的测试示意图和测试示例。

图表 33 tDS1(base)和tDH1（base）参数的测试示意图

图表 34 tDS1(base)参数的测试示例

5.3.6.4 tDH1(base)测试方法

DQ/DM输入保持时间。

使用单端DQS模式，测试的方法是：从DQ/DM信号边沿的DC电平值到与DQ相对应的

DQS信号边沿的AC电平值的时间差。

见下图为该参数的测试示意图和测试示例。

图表 35 tDS1(base)和tDH1（base）参数的测试示意图

图表 36 tDH1（base）参数的测试示例

5.3.6.5 tAC的测试方法

输出DQ与时钟的skew。测试方法：差分时钟的交叉点与DQ数据的Vref电平的时

间差。

见下图为该参数的测试示意图和测试示例。

需要在读周期测试。

图表 37 tAC参数的测试示意图

图表 38 tAC参数的测试示例

5.3.6.6 tDQSCK的测试方法

输出DQS与时钟的skew。

如果使用的是差分DQS信号，就计算差分时钟的交叉点与DQS信号的交叉点之间的时间

差。如果使用的是单端DQS信号，就计算单端DQS信号的Vref电平与之相对应的时钟信号

的Vref电平之间的时间差。

见下图为该参数的测试示意图和测试示例。

需要在读周期测试。

图表 39 tDQSCK参数的测试示例

5.3.6.7 tDQSQ的测试方法

DQS输出与DQ输出之间的skew。

测试方法：从输出DQS信号的交叉点（差分信号）或者Vref电平（单端信号）到与之

相邻的DQ信号的逻辑切换时的时间差。

见下图为该参数的测试示意图和测试示例。

需要在读周期测试。

图表 40 tDQSQ参数的测试示例

5.3.6.8 tQH的测试方法

DQ输出相对于DQS输出信号之间的保持时间。

测试方法：从输出DQS信号的交叉点（差分信号）或者Vref电平（单端信号）到输出

DQ信号边沿的DC电平值的时间差。

见下图为该参数的测试示意图和测试示例。

需要在读周期测试。

图表 41 tQH参数的测试示意图

5.3.6.9 tDQSS的测试方法

从时钟到输入DQS的第一个有效锁存边沿的时间差。有最大最小值之分。一般情况下，

从控制器输出的写数据的DQS信号，在开始会有个low/high-state状态，称为前导

（preamble），前导之后的第一个上升沿，就是DDR2 SDRAM可以锁存数据的第一个有效边沿。

该参数要关注的就是从输入DQS信号的low/high-state之后的第一个上升沿交叉点（差分

信号）或者Vref电平（单端信号）到与之对应的时钟信号交叉点之间的时间差。

见下图为该参数的测试示意图和测试示例。

需要在写周期测试。

图表 42 tDQSS参数的测试示意图

图表 43 tDQSS参数的测试示例

5.3.6.10 tDSS的测试方法

从DQS信号的下降沿到时钟信号的建立时间。如下图所示，需要从DQS下降沿的交叉点

（差分信号）或者Vref电平（单端信号）到时钟交叉点的时间差。

见下图为该参数的测试示意图和测试示例。

需要在写周期测试。

图表 44 tDSS参数的测试示意图

图表 45 tDSS参数的测试示例

5.3.6.11 tDSH的测试方法

从时钟信号到数据选通DQS信号下降沿的保持时间。如下图所示，需要从时钟信号的交

叉点到DQS下降沿的交叉点（差分信号）或者Vref电平（单端信号）之间的时间差。

见下图为该参数的测试示意图和测试示例。

需要在写周期测试。

图表 46 tDSH数的测试示意图

图表 47 tDSH参数的测试示例

5.3.6.12 tHZ的测试方法

从DQ不再被驱动到时钟交叉点的时间差。

如下图所示为DQ/DQS的停止驱动点。

见下图为该参数的测试示意图和测试示例。

需要在读周期测试。

图表 48 DQ/DQS的停止驱动点示意图

图表 49 tHZ(DQ)的测试示意图

5.3.6.13 tLZ的测试方法

从DQ/DQS驱动到时钟交叉点的时间差。有tLZ(DQS)和tLZ(DQ)之分。

DQ/DQS的驱动点如图表35所示。

图表51和图表52分别为tLZ(DQS)和tLZ(DQ)测试示例。

需要在读周期测试。

图表 50 DQ/DQS的驱动点示意图

图表 51 tLZ(DQS)的测试示例

图表 52 tLZ(DQ)的测试示意图

5.3.6.14 tRPRE的测试方法

DQS的读前导时长。在读周期，从DQS的驱动点到第一个DQS 边沿的交叉点（差分信号）

或者VREF电平（单端信号）的时间差。

如图表53为tRPRE的测试示例。

需要在读周期测试。

图表 53 tRPRE参数的测试示例

5.3.6.15 tRPST的测试方法

DQS的读后导时长。在读周期，从最后一个DQS边沿的交叉点（差分信号）或者Vref

电平（单端信号），到DQS信号停止驱动点的时间差。

如图表54为tRPST的测试示例。

需要在读周期测试。

图表 54 tRPST参数的测试示例

5.3.6.16 tWPRE的测试方法

DQS的写前导时长。在写周期，从DQS的驱动点到第一个DQS边沿的交叉点（差分信号）

或者Vref电平（单端信号）的时间差。

如图表55为tWPRE的测试示例。

需要在写周期测试。

图表 55 tWPRE参数的测试示例

5.3.6.17 tWPST的测试方法

DQS的写后导时长。在写周期，从最后一个DQS边沿的交叉点（差分信号）或者Vref

电平（单端信号），到DQS信号停止驱动点的时间差。

如图表56为tWPST的测试示例。

需要在写周期测试。

图表 56 tWPST参数的测试示例

5.3.7 时钟信号测试

5.3.7.1 tCK(avg)的测试方法

该参数是测试时钟信号的平均周期。只在DDR2 -800和DDR2-667中有规定。分为上升

沿测试和下降沿测试的平均周期。

在DDR2 SDRAM规范JESD79-2E中，对该参数的定义为：

图表 57 JESD79-2E中对tCK(avg)的参数定义

测试方法是：有待确认。

5.3.7.2 tCH(avg)/ tCL(avg)的测试方法

该参数是测试时钟信号的平均高低脉冲宽度。只在DDR2 -800和DDR2-667中有规定。

图表 58 JESD79-2E中对tCH(avg)和tCL(avg)的定义

测试方法：有待确认。

5.3.7.3 Tj、Dj和Rj的测试方法

这些参数并没有在DDR2 SDRAM的规范中说明，但是这些参数能够说明时钟Jitter的总

体情况。便于分析。

我们说的Tj，指的是对应着10e-12的误码率情况下的总抖动。Rj和Dj指总抖动值中，

所对应的Dj（δ-δ）和Rj（RMS）抖动值。

注：由于DDR2 SDRAM中的时钟，是双边沿锁存数据的，所以，一定要在Jiter的测量

中设置边沿为双边沿。

需要Agilent DSO80404B示波器的EZJIT附件来测试时钟的各种指标。

测试示例如下图所示：

图表 59 时钟抖动测试结果示图

5.3.7.4 tJIT(per)的测试方法

该参数是测试时钟信号连续200个时钟周期的period jitter。只有DDR2 -800和

DDR2-667中有规定。

图表 60 JESD79-2E中的

tJIT(per)

的定义

测试方法：有待确认。

5.3.7.5 tJIT(cc)的测试方法

该参数是测试时钟信号连续200个时钟周期的Cycle-to-cycle Jitter，该参数只在

DDR2 -800和DDR2-667中有规定。

图表 61 JESD79-2E中对

tJIT(cc

)的定义

测试方法：有待确认。

5.3.7.6 tJIT(duty)的测试方法

该参数是测试时钟信号连续200个时钟周期的duty cycle Jitter，分为

tJIT(CH)和

tJIT(CL)两个子测试项。

该参数只在DDR2-800和DDR2-667中有规定。

图表 62 JESD79-2E中对

tJIT(duty

)的定义

测试方法：有待确认。

5.3.7.7 tERR(nper)的测试方法

该参数测试时钟信号在n个时钟周期的累积抖动，

需要分别在上升沿和下降沿统计测

试。

该参数只在DDR2-800和DDR2-667中有规定。并且规定需要测试的参数依次有：

 tERR(2per)

 tERR(3per)

 tERR(4per)

 tERR(5per)

 tERR(6-10per)

 tERR(11-50per)

图表 63 JESD79-2E中对

tERR(n-per

)的定义

测试方法：有待确认。

6 测试内容

6.1 电源完整性测试

6.1.1.1 HS-DDR2 SDRAM-P-001 电源精度测试

用例编号：HS-DDR2 SDRAM-P-001

用例名称：DDR2 SDRAM接口电源精度测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成。见图表64

图表 64 电源精度测试示意图

测试点说明：在靠近DDR2 SDRAM接口的各电源接收端测试，在存储器端和CPU端给

SDRAM接口供电电压都需要测试。

测试工具和仪表：万用表

测试方法和步骤：用万用表分别测试DDR2 SDRAM 接口电源VDD，VDDL,VDDQ，VTT和

VREF的电压

通过准则：各种电源精度符合芯片手册和DDR2 SDRAM规范（DDR2 SDRAM规范）要

求。表格8为DDR2 SDRAM规范的电源要求。

表格 8 DDR2 SDRAM规范电源精度要求

6.1.1.2 HS-DDR2 SDRAM-P-002 电源纹波测试

用例编号：HS-DDR2 SDRAM-P-002

用例名称：DDR2 SDRAM接口电源纹波测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成。见图表65

板内测试点

板内电源地

被测单板

示波器

图表 65 电源纹波测试示意图

测试点说明：在存储器端和CPU端给SDRAM接口供电电压都需要测试。

测试工具和仪表：示波器

测试方法和步骤：用示波器分别测试DDR2 SDRAM 电源VDD，VDDL,VDDQ，VTT和VREF

的纹波。

通过准则：电源精度符合芯片手册和DDR2 SDRAM规范（DDR2 SDRAM规范）要求。

见表格8所示为JESD79-2E对DDR2 SDRAM芯片的要求。

测试示图：下面是DDR2芯片电源纹波的一个示例说明。

（1）图表66所示为VDD电源在20M带宽的纹波情况；在设置示波器的时候，需要在

捕获时间和采样率之间寻找一个平衡；如图所示捕获时间为5ms，那么能够捕获

的最低频率是200HZ，示波器本身限制带宽到20MHZ，使用100M的采样率能够

很好的测试20M以内的纹波值。

图表 66 纹波测试示图1

（2）图表67为展开后的电源纹波情况，由于示波器测试到的纹波偏大，我们将捕获

时间减小，便于观察高频的一些情况，我们打开波形如下图所示，说明有一个

300KHZ左右的噪声源，便于研发定位到具体的噪声源。这样对解决纹波过大问

题，有很大帮助。

图表 67 纹波测试示图2

6.1.1.3 HS-DDR2 SDRAM-P-003 电源上电波形测试

用例编号：HS-DDR2 SDRAM-P-003

用例名称：DDR2 SDRAM接口电源上电波形测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成。见图表2

测试点说明：分别在CPU端和SDRAM端测试SDRAM接口的电源上电波形

测试工具和仪表：示波器

测试方法和步骤：用示波器分别测试DDR2 SDRAM 接口电源VDD，VDDL,VDDQ，VTT和

VREF的上电波形

通过准则：应该满足DDR2 SDRAM规范和芯片手册要求。（上电波形必须单调、无回勾）。

6.1.1.4 HS-DDR2 SDRAM-P-003 电源上电时序测试

用例编号：HS-DDR2 SDRAM-P-004

用例名称：DDR2 SDRAM接口电源上电时序测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成。

测试点说明：分别在CPU端和SDRAM端测试SDRAM接口的电源上电时序。

测试工具和仪表：示波器

测试方法和步骤：使用示波器测试VDD，VDDL,VDDQ，VTT和VREF的上电时序

通过准则：必须满足芯片手册和DDR2 SDRAM规范要求。下面为DDR2 SDRAM规范要求：

图表 68 DDR2 SDRAM对上电时序的要求

6.2 信号完整性和时序测试

6.2.1.1 HS-DDR2 SDRAM-S-001控制信号完整性测试

用例编号：HS-DDR2 SDRAM-S-001

用例名称：DDR2 SDRAM接口控制信号完整性测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在SDRAM接收端分别测试WE_N、CAS_N、RAS_N、CKE和CS_N信号的

波形质量。

测试工具和仪表：高端示波器

测试方法和步骤：

（1）使用高端DSO80404B示波器的有源单端探头，分别测试控制信号的完整性指

标，见表格10.

（2）记录测试结果

（3）各个参数的测量方法和含义，参考5.3章节。

测试说明：示波器和探头构成的测试系统的带宽要大于2G。才能对信号的一致性进行准

确的测试。

通过准则：DDR2 SDRAM芯片手册和规范的要求。下表为DDR2 SDRAM的规范要求。

表格 9 控制信号完整性测试项目列表

DDR2-400

测量参数

Min

SLEWr

SLEWf

Max

Min Max

DDR2-533 DDR2-667 DDR2-800

Unit

1.0

VREF + 0.20

1.0

VREF + 0.31

1.0

VREF + 0.31

1.0

V/ns

SWING(MAX)

Vih(ac)

Vih(dc)

Vil(ac)

Vil(dc)

Over

shoot

Under

shoot

tIPW

tCKE

Vmax

Vmin

VREF + 0.25

1.0

VREF+0.125 VDD+0.3

-0.3

0.6tCK

VREF- 0.25

VREF+0.125 VDD+0.3

VREF-0.25

VREF+0.125 VDD+0.3

VREF-0.20

VREF+0.125 VDD+0.3

VREF-0.20

VREF-0.125 -0.3

0.5

1.33

VREF-0.125 -0.3

0.5

1.0

VREF-0.125 -0.3

0.5

0.8

VREF-0.125 V

0.5

0.66

0.6tCK(avg)

V-ns

tCK

0.5

1.33

0.6tCK

0.5

1.0

0.6tCK(avg)

0.5

0.8

0.5

0.66

VDD+0.3

-0.3

6.2.1.2 HS-DDR2 SDRAM-S-002地址信号完整性测试

用例编号：HS-DDR2 SDRAM-S-002

用例名称：DDR2 SDRAM接口的地址信号完整性测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在SDRAM接收端分别测试地址信号波形的信号质量。

测试工具和仪表：高端示波器

测试方法和步骤：

（1）使用高端DSO80404B示波器的单端探头，分别测试地址信号的完整性指标。

见表格10.

（2）记录测试结果

（3）各个参数的测量方法和含义，参考5.3章节。

测试说明：示波器和探头构成的测试系统的带宽要大于2G。才能对信号的一致性进行准

确的测试。

通过准则：DDR2 SDRAM芯片手册和规范的要求。DDR2 SDRAM的规范要求见表格10。

6.2.1.3 HS-DDR2 SDRAM-S-003读操作数据信号完整性测试

用例编号：HS-DDR2 SDRAM-S-003

用例名称：DDR2 SDRAM接口读操作数据信号完整性测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在CPU接收端和SDRAM端分别测试DQ和DQS信号的波形质量。在

DDR2 SDRAM端测试输出数据信号的质量，以DDR2 SDRAM规范和芯片手

册为准；在控制器端测试输入信号的质量，以控制器的芯片手册为准。

测试工具和仪表：高端示波器

测试方法和步骤：

（1）使用高端DSO80404B示波器，在靠近CPU端测试读操作数据信号的完整性

指标。其中读写信号的区分见5.3.1小节。

（2）记录测试结果

（3）各个参数的测量方法和含义，参考5.3章节。

测试说明：示波器和探头构成的测试系统的带宽要大于2G。才能对信号的一致性进行准

确的测试。

 对输出参数的要求需要在DDR2 SDRAM端测试。

 对输入参数的要求需要在存储器控制端测试

通过准则：见芯片手册和规范的要求。

6.2.1.4 HS-DDR2 SDRAM-S-004写操作数据信号完整性测试

用例编号：HS-DDR2 SDRAM-S-004

用例名称：DDR2 SDRAM接口写操作数据信号完整性测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有正常的读写操作。

测试点说明：需要在CPU接收端和SDRAM端分别测试DQ和DQS信号的波形质量。在

DDR2 SDRAM端测试输入数据信号的质量，以DDR2 SDRAM规范和芯片手

册为准；在控制器端测试输出信号的质量，以控制器的芯片手册为准。

测试工具和仪表：高端示波器

测试方法和步骤：

（1）使用高端DSO80404B示波器的单端探头，在靠近SDRAM端测试写操作的数据

信号完整性指标。注：读写信号的区分见6.3.1小节。

（2）记录测试结果

（3）各个参数的测量方法和含义，参考5.3章节。

测试说明：示波器和探头构成的测试系统的带宽要大于2G。才能对信号的一致性进行准

确的测试。

通过准则：DDR2 SDRAM芯片手册和规范的要求。DDR2 SDRAM对输入数据信号的规

范要求见表格12。

表格 10 写数据信号完整性测试项目列表

DDR2-400

测量参数

Min

SLEWr

SLEWf

Max

Min Max

DDR2-533 DDR2-667 DDR2-800

Unit

1.0

2.0

VREF + 0.20

1.0

2.0

VREF + 0.31

1.0

2.0

VREF + 0.31

V/ns

SLEWr(差分)

2.0

SLEWf(差分)

2.0

VSWING(MAX)

Vih(ac)

Vih(dc)

Vil(ac)

Vil(dc)

Over

shoot

Under

shoot

tDIPW

tDQSH

tDQSL

Vmax

Vmin

VREF + 0.25

1.0

VREF+0.125 VDD+0.3

-0.3

0.35tCK

VREF- 0.25

VREF+0.125 VDD+0.3

VREF-0.25

VREF+0.125 VDD+0.3

VREF-0.20

VREF+0.125 VDD+0.3

VREF-0.20

VREF-0.125 -0.3

0.5

0.38

VREF-0.125 -0.3

0.5

0.28

VREF-0.125 -0.3

0.5

0.23

VREF-0.125 V

0.5

0.23

0.35tCK(avg)

V-ns

0.5

0.38

0.35tCK

0.5

0.28

0.35tCK(avg)

0.5

0.23

0.5

0.23

VDD+0.3

-0.3

6.3 时序测试

6.3.1.1 HS-DDR2 SDRAM-T-001 读操作数据信号时序测试

用例编号：HS-DDR2 SDRAM-T-001-001

用例名称：DDR2 SDRAM接口读操作数据信号时序测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在CPU接收端和SDRAM端分别测试DQ和DQS信号的波形质量。在

DDR2 SDRAM端测试输出数据信号的时序关系，以DDR2 SDRAM规范和芯

片手册为准；在控制器端测试输入信号的时序关系，以控制器的芯片手册为准。

测试工具和仪表：高端示波器

测试方法和步骤：

1、示波器使用2个或者3个通道，单端信号用单端探头，差分信号用

差分探头。每个通道量测不同的信号，区分读写。

2、区分出读信号之后，使用光标或者示波器自带的自动测试来测试时

序参数，并记录测试结果。

3、各个参数的测量方法和含义，参考5.3章节。

通过准则：在DDR2 SDRAM端测试输出信号的时序关系，满足DDR2 SDRAM规范和

芯片手册的要求；在CPU端测试输入信号的时序关系，满足控制器手册的要求。下表为

DDR2 SDRAM规范对输出信号的时序要求。

表格 11 DDR2 SDRAM端读数据信号时序测试项目列表

DDR2-400

测量参数

Min

tAC

tDQSCK

tDQSQ

tQH

tHZ

tLZDQ

tLZDQS

tRPRE

Max Min Max Min Max Min Max

DDR2-533 DDR2-667 DDR2-800

Unit

-600

-500

+600

+500

+350

tAC max

-500

-450

+500

+450

+300

tAC max

-450

-400

+450

+400

+240

tAC max

-400

-350

+400

+350

+200

tAC max

tQP-tQHS

2 x tAC min

tAC min

tQP-tQHS

2 x tAC min

tAC min

tQP-tQHS

2 x tAC min

tAC min

tQP-tQHS

2 x tAC min

tAC min

0.9

tCK

1.1

tCK

0.9

tCK

1.1

tCK

0.9

tCK(avg)

1.1

tCK(avg)

0.9

tCK(avg)

1.1

tCK(avg)

tRPST

0.4 0.6 0.4 0.6 0.4

0.6

0.4

0.6

tCK

tCK(avg)

6.3.1.2 HS-DDR2 SDRAM-T-002 写操作数据信号时序测试

用例编号：HS-DDR2 SDRAM-T-002

用例名称：DDR2 SDRAM接口写操作数据信号时序测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在CPU接收端和SDRAM端分别测试DQ和DQS信号的波形质量。在

DDR2 SDRAM端测试输入数据信号的时序关系，以DDR2 SDRAM规范和芯

片手册为准；在控制器端测试输出信号的时序关系，以控制器的芯片手册为准。

测试工具和仪表：高端示波器

测试方法和步骤：

1、示波器使用2个或者3个通道，单端信号用单端探头，差分信号用

差分探头。每个通道量测不同的信号，区分读写。

2、区分出读信号之后，使用光标或者示波器自带的自动测试来测试时

序参数，并记录测试结果。

3、各个参数的测量方法和含义，参考5.3章节。

通过准则：在DDR2 SDRAM端测试输入信号的时序关系，满足DDR2 SDRAM规范和

芯片手册的要求；在CPU端测试输出信号的时序关系，满足控制器手册的要求。下表为

DDR2 SDRAM规范对输入信号的时序要求。

表格 12 DDR2 SDRAM端写数据信号时序测试项目列表

DDR2-400

测量参数

Min

tDS(base)

tDH(base)

tDS1(base)

tDH1(base)

tDQSS

tck tck tck tck tck(avg) tck(avg) tck(avg) tck(avg)

150

275

Max

Min

100

DDR2-533

Max

DDR2-667

Min

100

175

TBD

Max

TBD

0.25

DDR2-800

Unit

Min

125

TBD

-0.25

Max

TBD

0.25

tck

225

-25

-0.25 0.25 -0.25 0.25 -0.25

0.4

tWPST

0.6 0.4

tCK

0.6 0.4

tCK

tCK(avg)

0.6

tCK(avg)

0.4

tCK(avg)

0.6

tCK(avg)

tCK

0.35

tCK

0.35 0.

K(avg)

tWPRE

tDSS

tCK

-0.2

0.2

tCK

-0.2

-0.2 0.2

0.2 -0.2 0.2

tck

-0.2

tDSH

tck

0.2

tck

-0.2

tck

0.2

tck

tck(avg) tck(avg) tck(avg) tck(avg)

-0.2 0.2 -0.2 0.2

tck tck(avg) tck(avg) tck(avg) tck(avg)

6.3.1.3 HS-DDR2 SDRAM-T-003 控制信号时序测试

用例编号：HS-DDR2 SDRAM-T-003

用例名称：DDR2 SDRAM接口控制信号时序测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在DDR2 SDRAM接收端分别测试WE_N、CAS_N、RAS_N、CKE和CS_N

信号的时序关系。

测试工具和仪表：高端示波器

测试方法和步骤：

1、示波器使用2个通道，单端信号用单端探头，差分信号用差分探头。

每个通道量测不同的信号，区分读写。

2、区分出读信号之后，使用光标或者示波器自带的自动测试来测试时

序参数，并记录测试结果。

3、各个参数的测量方法和含义，参考5.3章节。

通过准则：在DDR2 SDRAM端测试输入控制信号的时序关系，满足DDR2 SDRAM规

范和芯片手册的要求。下表为DDR2 SDRAM规范对输入控制信号的时序要求。

表格 13 DDR2 SDRAM端控制信号时序测试项目列表

DDR2-400

测量参数

Min

tIS(base)

350

475

Max

Min Max

Min

200

275

Max

Min

175

250

Max

DDR2-533 DDR2-667 DDR2-800

Unit

250

375

6.3.1.4 HS-DDR2 SDRAM-T-004 地址信号时序测试

用例编号：HS-DDR2 SDRAM-T-004

用例名称：DDR2 SDRAM接口地址信号时序测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在SDRAM端测试,分别测试A信号的时序关系。

测试工具和仪表：高端示波器

测试方法和步骤：

1、示波器使用2个通道，单端信号用单端探头，差分信号用差分探头。

每个通道量测不同的信号，区分读写。

2、区分出读信号之后，使用光标或者示波器自带的自动测试来测试时

序参数，并记录测试结果。

3、各个参数的测量方法和含义，参考5.3章节。

通过准则：在DDR2 SDRAM端测试输入地址信号的时序关系，满足DDR2 SDRAM规

范和芯片手册的要求。下表为DDR2 SDRAM规范对输入地址信号的时序要求。

表格 14 DDR2 SDRAM端控制信号时序测试项目列表

DDR2-400

测量参数

Min

tIS(base)

350

475

Max

Min Max

Min

200

275

Max

Min

175

250

Max

DDR2-533 DDR2-667 DDR2-800

Unit

250

375

6.4 时钟信号测试

6.4.1.1 HS-DDR2 SDRAM-C-001 时钟信号波形测试

用例编号：HS-DDR2 SDRAM-C-001

用例名称：DDR2 SDRAM接口时钟信号波形测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有正常的读写操作。

测试点说明：需要在SDRAM接收端测试。

测试工具和仪表：高端示波器

测试方法和步骤：

1、使用

高端示波器，测试单端信号的指标使用单端探头，测试差

分信号的指标使用差分探头，测试如下表所示的指标。

2、

记录测试结果

3、各个参数的测量方法和含义，参考5.3章节。

通过准则：在DDR2 SDRAM端测试输入时钟信号的时序关系，满足DDR2 SDRAM规

范和芯片手册的要求。下表为DDR2 SDRAM规范对输入时钟信号的时序要求。

表格 15 DDR2 SDRAM端控制信号时序测试项目列表

DDR2-400

测量参数

Min Max Min Max Min Max Min Max

DDR2-533 DDR2-667 DDR2-800

Unit

Vid

Vix

0.5

0.5*VDDQ

-0.175

VDDQ

0.5*VDDQ

+0.175

8000

0.5

0.5*VDDQ

-0.175

3750

VDDQ

0.5*VDDQ

+0.175

8000

0.5

0.5*VDDQ

-0.175

VDDQ

0.5*VDDQ

+0.175

0.5

0.5*VDDQ

-0.175

VDDQ

0.5*VDDQ

+0.175

tCK

tCK(avg)

tCH

tCH(avg)

5000

3000

8000

2500

8000

tCK

tck(avg)

0.45

-0.3

0.55

VDD+0.3

0.45

0.55

0.48

0.52

0.48

0.52

tCL

tCL(avg)

0.48

0.52

0.48

0.52

tCK

tCK(avg)

Vmax

Vmin

SLEWr

SLEWf

VDD+0.3

-0.3

VDD+0.3

-0.3

VDD+0.3 V

V/ns

-0.3

2.0

6.4.1.2 HS-DDR2 SDRAM-C-002 时钟Jitter测试

用例编号：HS-DDR2 SDRAM-C-002

用例名称：DDR2 SDRAM接口时钟Jitter测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在SDRAM接收端测试。

测试工具和仪表：高端示波器

测试方法和步骤：

通过准则：在DDR2 SDRAM端测试输入时钟信号的时序关系，满足DDR2 SDRAM规

范和芯片手册的要求。

表格 16 DDR2 SDRAM端控制信号时序测试项目列表

DDR2-400

测量参数

Min

Tj(10e-12)

tJIT(per)

tJIT(cc)

tJIT(duty)

DDR2-533

Max

DDR2-667

Max

DDR2-800

Unit

Max

Min

Max

-125

- 250

- 125

125

250

125

-100

-200

-100

100

200

100

tERR(2per)

tERR(3per)

tERR(4per)

tERR(5per)

tERR(6-10per)

- 175

-225

- 250

-350

-450

175

225

250

350

450

-150

-175

-200

-300

-450

150

175

200

300

450

ps tERR(11-50per)

6.4.1.3 HS-DDR2 SDRAM-C-003 时钟精度测试

用例编号：HS-DDR2 SDRAM-C-003

用例名称：DDR2 SDRAM接口时钟波形测试

裁减原则：必须测试。

预置条件：常温、常压环境。

测试环境：单板上电，并初始化完成，并且CPU对SDRAM有充足的读写操作。

测试点说明：需要在SDRAM接收端测试。

测试工具和仪表：频率计

测试说明：目前频率计只有225MHZ的带宽。

测试方法和步骤：

1、使用频率计，分别测试差分时钟的正负时钟单端的时钟精度

2、记录测试结果

通过准则：满足芯片手册要求。一般要求50PPM。

7 引用

1、 JESD79-2E DDR2 SDRAM SPECIFICATION

2、 Agilent DSO90000 Help document