2024年6月10日发(作者：娄痴海)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.1
(22)申请日 2008.12.11
(71)申请人 电子科技大学
地址 610054 四川省成都市建设北路二段4号
(72)发明人 乔明 杨帆 刘新新 蒋苓利 罗波 张波
(74)专利代理机构 成都信博专利代理有限责任公司
代理人 潘育敏
(51)
H01L27/12
权利要求说明书 说明书 幅图
(10)申请公布号 CN 101465354 A
(43)申请公布日 2009.06.24
(54)发明名称
等离子平板显示器扫描驱动芯片用
高压器件
(57)摘要
等离子平板显示器扫描驱动芯片用
高压器件属半导体功率器件领域。在衬
底、埋氧层和SOI层上建立高压
nLIGBT、高压nLDMOS、高压pLDMOS
和低压CMOS，用介质隔离区分开。埋氧
层处于衬底和SOI层中间，SOI层厚度仅
为0.5～3μm。介质隔离区采用硅局部氧化
工艺或浅槽隔离技术形成。各p型阴极区
阱、p型源区阱、n型源区阱、p型体区、n
型体区、n型漂移区、p型漂移区、n型阳
极区阱、n型漏区阱、p型漏区阱直接与埋
氧层2相接，进一步消除了SOI器件的寄
生效应。在薄层SOI上开发适用于等离子
平板显示器扫描驱动芯片的高压器件，通
过隔离技术实现了高压与低压器件的单片
集成，寄生效应小、速度快、功耗低，易
加工，成本低，可制作各种性能优良的高
压、高速、低导通损耗功率器件。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1、一种等离子平板显示器扫描驱动芯片用高压器件，其特征在于：在衬底(1)、埋
氧层(2)和SOI层(3)上建立高压nLIGBT(50)、高压nLDMOS(51)和高压
pLDMOS(52)，埋氧层(2)处于衬底(1)和SOI层(3)中间，SOI层(3)是厚度为0.5～
3μm的薄层；p型阴极区阱(13)、p型源区阱(20)、n型源区阱(36)、p型体区(14)、p
型体区(21)、n型体区(29)、n型漂移区(15)、n型漂移区(22)、p型漂移区(28)、n型
阳极区阱(16)、n型漏区阱(40)和p型漏区阱(27)直接与埋氧层(2)相接，高压
nLIGBT(50)、高压nLDMOS(51)和高压pLDMOS(52)之间过通过介质隔离区(4)分
开。
2、如权利要求1所述的高压器件，其特征在于：在衬底(1)、埋氧层(2)和SOI层(3)
上还建立有低压CMOS(53)，其p型阱区(34)，n型阱区(39)直接与埋氧层(2)相接，
低压CMOS(53)与相邻的高压器件之间通过介质隔离区(4)分开。
3、如权利要求1或2所述的高压器件，其特征在于：所述高压nLIGBT器件(50)的
SOI层(3)由p型体区(14)、n型漂移区(15)、p型阴极区阱(13)、n+阴极
区(11)、p+阱接触区(10)、n型阳极区阱(16)、p+阳极区(12)
构成n型漂移区(15)上具有场氧化层(501)，nLIGBT栅氧化层(508)处于多晶硅栅极
(507)和p型体区(14)之间；所述p型阴极区阱(13)、p型体区(14)、n型漂移区(15)、
n型阳极区阱(16)直接与埋氧层(2)相接；所述p+阳极区(12)处于阳极金
属(506)下、被n型阳极区阱(16)所包围；所述n+阴极区(11)和
p+阱接触区(10)并排处于源极金属下、被p型阴极区阱(13)包围；所述
多晶硅栅极(507)、阴极金属(505)和阳极金属(506)通过层间介质(502)相互隔离。
4、如权利要求1或2所述的高压器件，其特征在于：所述高压nLDMOS器件(51)
的SOI层(3)由p型体区(21)、n型漂移区(22)、p型源区阱(20)、p+阱接
触区(17)、n+源区(18)、n型漏区阱(40)和n+漏区(19)构成，
n型漂移区(22)上具有场氧化层(511)，nLDMOS栅氧化层(518)处于多晶硅栅极(517)
和p型体区(21)之间；所述p型源区阱(20)、p型体区(21)、n型漂移区(22)、n型漏
区阱(40)直接与埋氧层(2)相接；所述n+漏区(19)处于漏极金属(516)下，
被n型漏区阱(40)所包围；所述n+源区(18)和p+阱接触区
(17)并排处于源极金属(515)下、被p型源区阱(20)包围；所述多晶硅栅极(517)、源
极金属(515)和漏极金属(516)通过层间介质(512)相互隔离。
5、如权利要求1或2所述的高压器件，其特征在于：所述高压pLDMOS器件(52)
的SOI层(3)由n型体区(29)、p型漂移区(28)、n型源区阱(36)、p+源区
(24)、n+阱接触区(25)、p+有源扩展区(26)、p型漏区阱(27)
和p+漏区(23)构成，p型漂移区(28)和n型体区(29)上具有场氧化层
(521)；所述场氧化层(521)处于多晶硅栅极(527)和n型体区(29)之间；所述n型源
区阱(36)、n型体区(29)、p型漂移区(28)、p型漏区阱(27)直接与埋氧层(2)相接；所
述p+漏区(23)处于漏极金属(526)下、被p型漏区阱(27)包围；所述
p+源区(24)和n+阱接触区(25)并排处于源极金属(525)下、
被n型源区阱(36)包围；所述p+有源扩展区(26)位于场氧化层(521)的
下方、并与p+源区(24)相连；所述多晶硅栅极(527)、源极金属(525)和
漏极金属(526)通过层间介质(522)相互隔离；所述源极金属(525)跨过多晶硅栅极
(527)的上方并延伸至p型漂移区(28)的上方，成为源极场板。
6、如权利要求2所述的高压器件，其特征在于：所述低压CMOS器件(53)的SOI
层(3)由p型阱区(34)、n+源区(30)、n+漏区(31)、n型阱区
(39)、p+源区(32)和p+漏区(33)构成，(538)为栅氧化层，
(537)为多晶硅栅极，低压器件通过场氧化层(531)隔离，多晶硅栅极(537)、源极金
属(535)和漏极金属(536)通过层间介质(532)相互隔离。
7、如权利要求1或2所述的高压器件，其特征在于：所述介质隔离区(4)由隔离区
SOI层(43)、介质层(41)和层间介质(42)或者由介质层(41)，层间介质(42)，隔离区
SOI层(43)，槽侧壁介质层(44)，槽填充物(45)构成。
8、如权利要求5所述的高压器件，其特征在于：所述场氧化层(521)的厚度为
200nm～1000nm。
9、如权利要求1或2所述的高压器件，其特征在于：nLIGBT器件(50)的n型阳极
区阱(16)、nLDMOS器件(51)的n型漏区阱(40)和pLDMOS器件(52)的p型漏区阱
(27)可以不具有。
10、如权利要求1或2所述的高压器件，其特征在于：p型阴极区阱(13)和p型体
区(14)可分别形成，p型阴极区阱(13)也可在形成p型体区(14)时由p型体区(14)形
成工艺同时形成；p型源区阱(20)和p型体区(21)可分别形成，p型源区阱(20)也可
在形成p型体区(21)时由p型体区(21)形成工艺同时形成；n型源区阱(36)和n型体
区(29)可分别形成，n型源区阱(36)也可在形成n型体区(29)时由n型体区(29)形成
工艺同时形成。
说 明 书
技术领域
本发明属于半导体功率器件技术领域，尤其适合应用于等离子平板显示器扫描驱动
芯片。
背景技术
随着多媒体及高清晰度电视的出现，显示技术得到空前发展。在众多显示技术中，
等离子显示以其卓越的性能受到广泛关注。等离子平板显示器(PlasmaDisplay Panel，
简称PDP)是采用近年来高速发展的等离子平面屏幕技术而出现的新一代显示设备。
PDP具有视角宽、寿命长、刷新速度快、光效及亮度高、易于制作大屏幕，工作
温度范围宽等许多优良特性。随着等离子平板显示器朝大尺寸和高分辨率方向发展，
单个屏幕所需的驱动芯片数目显著增加，这就对驱动芯片提出了多输出和紧缩芯片
面积的需要。等离子平板显示驱动芯片通过逻辑控制输出高压，占据芯片大部分面
积的高压器件的设计至关重要。
文献(1)Kenya Kobayashi，Hiroshi Yanagigawa，Kazuhisa Mori，ShuichiYamanaka，
Akira Voltage SOI CMOS IC Technology for DrivingPlasma Display Pan
dings of 1998 International Symposium onPower Semiconductor Devices and I
Cs，Vol.10：141-144，采用硅基自隔离技术，在体硅材料上集成了高压
NMOS(HV-NMOS)和高压PMOS(HV-PMOS)器件，如图1所示。其中，1是p衬底，
4是HV-NMOS n型漂移区，9是HV-NMOSn+漏区，7是HV-
NMOS n+源区，5是HV-NMOS源区p+阱接触区，5和7
被包围在HV-NMOS源区p阱6中，8是HV-NMOS栅氧化层。14是场氧化层，
16是多晶硅栅极，15是源极金属，17是漏极金属。2是深n阱，3是HV-PMOS p
型漂移区，13是HV-PMOSp+漏区，11是HV-PMOS p+源
区，10是深n阱n+阱接触区，12是HV-PMOS厚栅氧化层。HV-
PMOS栅氧化层12较厚，可以承受高的栅源电压VGS，满足电平位移
电路对HV-PMOS栅源间耐高压的要求。然而由于HV-NMOS和HV-PMOS采用
硅基自隔离技术，具有很大的PN结隔离面积，且存在由HV-PMOS p型漂移区3、
深n阱2和p衬底1构成的寄生PNP三极管耐压限制。
文献(2)，Oh-Kyong Kwon，，
et High VoltageIntegrated Circuit Technology for Plasma Display Panel Drivers.P
roceedings of 1999 International Symposium on Power SemiconductorDevices and ICs，
Vol.11：285-288，开发了一种采用Extended Drain MOSFET(EDMOSFET)和介质隔
离技术的150V和250V SOI高压集成电路技术，采用3μm埋氧层和5.5μm顶层硅
的SOI(Silicon-On-Insulator)材料，基于0.8μm的CMOS规则，如图2所示。其中，
1是n+衬底，2是埋氧层，22是SOI层，其上置有HV-NMOS和HV-
PMOS，器件间由介质层21和槽内填充物13构成的介质隔离槽隔开。3是深n阱，
5是HV-PMOS p型漂移区，4是HV-PMOS源区n阱，7是HV-
PMOSp+源区，6是HV-PMOS n+阱接触区，8是HV-
PMOS p+漏区，16是深p阱，15是HV-NMOSn型漂移区，14是HV-
NMOS源区p阱，18是HV-NMOS n+源区，17是HV-
NMOS p+阱接触区，19是HV-NMOS漏区n型缓冲层，20是HV-
NMOS n+漏区。9是多晶硅栅极，23是栅氧化层，11是金属场板，10
是源极金属，12是漏极金属。所述高压器件为厚层SOI结构，具有埋氧层2，SOI
层22较厚，为5.5μm。器件集成方式为深槽介质隔离，寄生效应减小，有助于避
免闩锁效应。然而由于较厚的SOI层，虽采用介质隔离的SOI技术，但p型漂移
区5与深n阱3和源区n阱4、n型漂移区15与源区p阱14和深p阱16间仍存在
大面积的PN结，其并没有充分利用SOI技术的低漏电、低功耗优势；并且由于采
用深槽介质隔离方式，需要进行深槽刻蚀、槽填充、平坦化等额外的工艺步骤，增
加了工艺成本。
发明内容
本发明目的在于提供一种等离子平板显示器扫描驱动芯片用高压器件。这种高压器
件充分利用了SOI技术的低漏电、低功耗优势，效果好，同时满足多输出和紧缩
芯片面积的需要。
本发明的目的是这样达到的：在衬底1、埋氧层2和SOI层3上建立高压
nLIGBT(n-channel Lateral Insulated Gate Bipolar Transistors)50、高压nLDMOS(n-
channel Lateral Double-diffused MOSFET)51和高压pLDMOS(p-
channel Lateral Double-diffused MOSFET)52。埋氧层2处于衬底1和SOI层3中间，
SOI层是厚度仅为0.5～3μm的薄层。p型阴极区阱13、p型源区阱20、n型源区阱
36、p型体区14、p型体区21、n型体区29、n型漂移区15、n型漂移区22、p型
漂移区28、n型阳极区阱16、n型漏区阱40和p型漏区阱27直接与埋氧层2相接。
高压nLIGBT 50、高压nLDMOS 51、高压pLDMOS 52和低压CMOS 53通过介质
隔离区4分开。
在衬底1、埋氧层2和SOI层3上还建立有低压CMOS 53，其p型阱区34，n型阱
区39直接与埋氧层2相接，低压CMOS 53与高压器件通过介质隔离区4分开，实
现高低压器件兼容。
由于SOI层较薄，可采用常规的硅局部氧化LOCOS(LOCal Oxidation ofSilicon)工
艺实现器件的介质隔离，亦可采用浅槽隔离技术实现器件的介质隔离。采用常规的
硅局部氧化LOCOS工艺时，介质隔离区4由隔离区SOI层43、介质层41和层间
介质42构成；采用浅槽隔离技术实现器件的介质隔离时，介质隔离区4由介质层
41，层间介质42，隔离区SOI层43，槽侧壁介质层44，槽填充物45构成。与深
槽介质隔离技术相比，采用LOCOS或浅槽隔离技术实现器件的高低压兼容，降低
了工艺难度及成本。
所述高压nLIGBT器件50的SOI层3由p型体区14、n型漂移区15、p型阴极区
阱13、n+阴极区11、p+阱接触区10、n型阳极区阱16、
p+阳极区12构成，n型漂移区15上具有场氧化层501，nLIGBT栅氧
化层508处于多晶硅栅极507和p型体区14之间。所述p型阴极区阱13、p型体
区14、n型漂移区15、n型阳极区阱16直接与埋氧层2相接，所述p+
阳极区12处于阳极金属506下、被n型阳极区阱16所包围，所述n+
阴极区11和p+阱接触区10并排处于阴极金属505下、被p型阴极区
阱13包围，所述多晶硅栅极507、阴极金属505和阳极金属506通过层间介质502
相互隔离。
所述高压nLDMOS器件51的SOI层3由p型体区21、n型漂移区22、p型源区阱
20、p+阱接触区17、n+源区18、n型漏区阱40和
n+漏区19构成，n型漂移区22上具有场氧化层511；nLDMOS栅氧化
层518处于多晶硅栅极517和p型体区21之间。所述p型源区阱20、p型体区21、
n型漂移区22、n型漏区阱40直接与埋氧层2相接，所述n+漏区19
处于漏极金属516下，被n型漏区阱40所包围，所述n+源区18和
p+阱接触区17并排处于源极金属515下、被p型源区阱20包围，所
述多晶硅栅极517、源极金属515和漏极金属516通过层间介质512相互隔离。
所述高压pLDMOS器件52的SOI层3由n型体区29、p型漂移区28、n型源区阱
36、p+源区24、n+阱接触区25、p+有源扩展
区26、p型漏区阱27和p+漏区23构成，p型漂移区28和n型体区29
上具有场氧化层521。所述场氧化层521处于多晶硅栅极527和n型体区29之间，
厚度为200nm～1000nm，作为pLDMOS器件的厚栅氧化层，满足电平位移电路对
pLDMOS栅源间耐高压的要求。所述n型源区阱36、n型体区29、p型漂移区28、
p型漏区阱27直接与埋氧层2相接，所述p+漏区23处于漏极金属526
下、被p型漏区阱27包围，所述p+源区24和n+阱接触
区25并排处于源极金属525下、被n型源区阱36包围，所述p+有源
扩展区26位于场氧化层521的下方、并与p+源区24相连，所述多晶
硅栅极527、源极金属525和漏极金属526通过层间介质522相互隔离，所述源极
金属525跨过多晶硅栅极527的上方并延伸至p型漂移区28的上方，成为源极场
板。
所述低压CMOS器件53的SOI层3由p型阱区34、n+源区30、
n+漏区31、n型阱区39、p+源区32和p+漏
区33构成。538为栅氧化层，537为多晶硅栅极，低压器件通过场氧化层531隔离，
多晶硅栅极537、源极金属535和漏极金属536通过层间介质532相互隔离。
需要说明的是：
(1)p型阴极区阱13和p型体区14可分别形成，p型阴极区阱13也可在形成p型体
区14时由p型体区14形成工艺同时形成；p型源区阱20和p型体区21可分别形
成，p型源区阱20也可在形成p型体区21时由p型体区21形成工艺同时形成；n
型源区阱36和n型体区29可分别形成，n型源区阱36也可在形成n型体区29时
由n型体区29形成工艺同时形成。所述同时形成源区阱和体区的器件结构如图4
所示。
(2)nLIGBT器件的n型阳极区阱16、nLDMOS器件的n型漏区阱40和pLDMOS
器件p型漏区阱27在实施过程中可有，也可不具有。
本发明的积极效果是：
本发明提供了一种在薄层SOI上实现的适用于等离子平板显示器扫描驱动芯片的
新型高压器件。高压nLIGBT 50、高压nLDMOS 51和高压pLDMOS 52通过介质
隔离区4和埋氧层2有效隔离，介质隔离区4可采用常规的硅局部氧化LOCOS工
艺形成，亦可采用浅槽隔离技术形成；与深槽介质隔离技术相比，改善了器件的兼
容性。p型阴极区阱13、p型源区阱20、n型源区阱36、p型体区14、p型体区21、
n型体区29、n型漂移区15、n型漂移区22、p型漂移区28、n型阳极区阱16、n
型漏区阱40和p型漏区阱27直接与埋氧层2相接，进一步消除了传统厚层SOI器
件的寄生效应。本发明提供的薄层SOI器件，与传统PN结隔离的体硅器件相比，
具有更小的寄生效应，更高的工作频率，且器件避免了闩锁现象的发生。而与文献
2厚层SOI器件相比，本发明采用0.5～3μm的SOI厚度。这一结构特点使得薄层
SOI器件具有寄生效应小、速度快、功耗低、抗辐照能力强等诸多优点，并且与标
准工艺兼容，不需要深槽介质隔离，工艺简单。采用LOCOS或浅槽隔离技术实现
器件的高低压兼容，降低了工艺难度及成本。
综上所述，本发明提供了一种在薄层SOI上实现的适用于等离子平板显示器扫描
驱动芯片的新型高压器件，通过LOCOS或浅槽隔离技术实现了高压nLIGBT、高
压nLDMOS、高压pLDMOS与低压CMOS的单片集成，器件具有寄生效应小、速
度快、功耗低等诸多优点，降低了工艺难度及成本。因此，采用本发明可以制作各
种性能优良的高压、高速、低导通损耗的功率器件。
附图说明
图1是基于体硅技术的等离子平板显示器驱动芯片用高压器件示意图。
图2是基于厚层SOI技术的等离子平板显示器驱动芯片用高压器件示意图。
图3是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用LOCOS技术形成介质隔离区。
图4是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用LOCOS技术形成介质隔离区。p型阴极区阱13在形成p型体区14
时由p型体区14形成工艺同时形成，p型源区阱20在形成p型体区21时由p型体
区21形成工艺同时形成；n型源区阱36在形成n型体区29时由n型体区29形成
工艺同时形成。
图5是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用浅槽隔离技术形成介质隔离区。其中，41是介质层，42是层间介质，
43是隔离区SOI层，44是槽侧壁介质层，45是槽填充物。
具体实施方式 采用本发明的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件，可以 得到性能优良的高压、高速、低导通损耗的功率器件。尤其是可实现60V到300V 的高压器件，满足PDP驱动芯片对高压器件的要求。 等离子平板显示器扫描驱动芯片用高压器件包括高压nLIGBT 50、高压 nLDMOS 51和高压pLDMOS 52。其中，1是衬底、2是埋氧层、3是SOI层、4是 介质隔离区。埋氧层2处于衬底1和SOI层3中间，SOI层是厚度仅为0.5～3μm 的薄层。埋氧层2处于衬底1和SOI层3中间。p型阴极区阱13、p型源区阱20、 n型源区阱36、p型体区14、p型体区21、n型体区29、n型漂移区15、n型漂移 区22、p型漂移区28、n型阳极区阱16、n型漏区阱40和p型漏区阱27直接与埋 氧层2相接，进一步消除了传统厚层SOI器件的寄生效应。还建立有低压 CMOS 53，高压nLIGBT 50、高压nLDMOS 51、高压pLDMOS 52和低压 CMOS 53通过介质隔离区4分开，实现高低压器件兼容。 由于SOI层较薄，可采用常规的硅局部氧化LOCOS工艺实现器件的介质隔离。进 一步降低了传统厚层SOI器件的寄生效应，从而具有更低的泄漏电流。也可采用 浅槽隔离技术形成介质隔离区。 与传统结构相比，本发明基于薄层SOI技术，同时p型阴极区阱13和p型体区14 可分别形成，p型阴极区阱13也可在形成p型体区14时由p型体区14形成工艺同 时形成；p型源区阱20和p型体区21可分别形成，p型源区阱20也可在形成p型 体区21时由p型体区21形成工艺同时形成；n型源区阱36和n型体区29可分别 形成，n型源区阱36也可在形成n型体区29时由n型体区29形成工艺同时形成。 附图3给出了分别形成源区阱和体区的器件的实施例，附图4给出了同时形成源区 阱和体区的器件的实施例。 采用浅槽隔离技术实现器件的介质隔离的实施例如图5所示。当采用浅槽隔离技术 实现器件的介质隔离时，介质隔离区4由介质层41，层间介质42，隔离区SOI层 43，槽侧壁介质层44，槽填充物45构成。与深槽介质隔离技术相比，改善了器件 的兼容性。
2024年6月10日发(作者：娄痴海)
(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(21)申请号 CN2.1
(22)申请日 2008.12.11
(71)申请人 电子科技大学
地址 610054 四川省成都市建设北路二段4号
(72)发明人 乔明 杨帆 刘新新 蒋苓利 罗波 张波
(74)专利代理机构 成都信博专利代理有限责任公司
代理人 潘育敏
(51)
H01L27/12
权利要求说明书 说明书 幅图
(10)申请公布号 CN 101465354 A
(43)申请公布日 2009.06.24
(54)发明名称
等离子平板显示器扫描驱动芯片用
高压器件
(57)摘要
等离子平板显示器扫描驱动芯片用
高压器件属半导体功率器件领域。在衬
底、埋氧层和SOI层上建立高压
nLIGBT、高压nLDMOS、高压pLDMOS
和低压CMOS，用介质隔离区分开。埋氧
层处于衬底和SOI层中间，SOI层厚度仅
为0.5～3μm。介质隔离区采用硅局部氧化
工艺或浅槽隔离技术形成。各p型阴极区
阱、p型源区阱、n型源区阱、p型体区、n
型体区、n型漂移区、p型漂移区、n型阳
极区阱、n型漏区阱、p型漏区阱直接与埋
氧层2相接，进一步消除了SOI器件的寄
生效应。在薄层SOI上开发适用于等离子
平板显示器扫描驱动芯片的高压器件，通
过隔离技术实现了高压与低压器件的单片
集成，寄生效应小、速度快、功耗低，易
加工，成本低，可制作各种性能优良的高
压、高速、低导通损耗功率器件。
法律状态
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法律状态
权 利 要 求 说 明 书
1、一种等离子平板显示器扫描驱动芯片用高压器件，其特征在于：在衬底(1)、埋
氧层(2)和SOI层(3)上建立高压nLIGBT(50)、高压nLDMOS(51)和高压
pLDMOS(52)，埋氧层(2)处于衬底(1)和SOI层(3)中间，SOI层(3)是厚度为0.5～
3μm的薄层；p型阴极区阱(13)、p型源区阱(20)、n型源区阱(36)、p型体区(14)、p
型体区(21)、n型体区(29)、n型漂移区(15)、n型漂移区(22)、p型漂移区(28)、n型
阳极区阱(16)、n型漏区阱(40)和p型漏区阱(27)直接与埋氧层(2)相接，高压
nLIGBT(50)、高压nLDMOS(51)和高压pLDMOS(52)之间过通过介质隔离区(4)分
开。
2、如权利要求1所述的高压器件，其特征在于：在衬底(1)、埋氧层(2)和SOI层(3)
上还建立有低压CMOS(53)，其p型阱区(34)，n型阱区(39)直接与埋氧层(2)相接，
低压CMOS(53)与相邻的高压器件之间通过介质隔离区(4)分开。
3、如权利要求1或2所述的高压器件，其特征在于：所述高压nLIGBT器件(50)的
SOI层(3)由p型体区(14)、n型漂移区(15)、p型阴极区阱(13)、n+阴极
区(11)、p+阱接触区(10)、n型阳极区阱(16)、p+阳极区(12)
构成n型漂移区(15)上具有场氧化层(501)，nLIGBT栅氧化层(508)处于多晶硅栅极
(507)和p型体区(14)之间；所述p型阴极区阱(13)、p型体区(14)、n型漂移区(15)、
n型阳极区阱(16)直接与埋氧层(2)相接；所述p+阳极区(12)处于阳极金
属(506)下、被n型阳极区阱(16)所包围；所述n+阴极区(11)和
p+阱接触区(10)并排处于源极金属下、被p型阴极区阱(13)包围；所述
多晶硅栅极(507)、阴极金属(505)和阳极金属(506)通过层间介质(502)相互隔离。
4、如权利要求1或2所述的高压器件，其特征在于：所述高压nLDMOS器件(51)
的SOI层(3)由p型体区(21)、n型漂移区(22)、p型源区阱(20)、p+阱接
触区(17)、n+源区(18)、n型漏区阱(40)和n+漏区(19)构成，
n型漂移区(22)上具有场氧化层(511)，nLDMOS栅氧化层(518)处于多晶硅栅极(517)
和p型体区(21)之间；所述p型源区阱(20)、p型体区(21)、n型漂移区(22)、n型漏
区阱(40)直接与埋氧层(2)相接；所述n+漏区(19)处于漏极金属(516)下，
被n型漏区阱(40)所包围；所述n+源区(18)和p+阱接触区
(17)并排处于源极金属(515)下、被p型源区阱(20)包围；所述多晶硅栅极(517)、源
极金属(515)和漏极金属(516)通过层间介质(512)相互隔离。
5、如权利要求1或2所述的高压器件，其特征在于：所述高压pLDMOS器件(52)
的SOI层(3)由n型体区(29)、p型漂移区(28)、n型源区阱(36)、p+源区
(24)、n+阱接触区(25)、p+有源扩展区(26)、p型漏区阱(27)
和p+漏区(23)构成，p型漂移区(28)和n型体区(29)上具有场氧化层
(521)；所述场氧化层(521)处于多晶硅栅极(527)和n型体区(29)之间；所述n型源
区阱(36)、n型体区(29)、p型漂移区(28)、p型漏区阱(27)直接与埋氧层(2)相接；所
述p+漏区(23)处于漏极金属(526)下、被p型漏区阱(27)包围；所述
p+源区(24)和n+阱接触区(25)并排处于源极金属(525)下、
被n型源区阱(36)包围；所述p+有源扩展区(26)位于场氧化层(521)的
下方、并与p+源区(24)相连；所述多晶硅栅极(527)、源极金属(525)和
漏极金属(526)通过层间介质(522)相互隔离；所述源极金属(525)跨过多晶硅栅极
(527)的上方并延伸至p型漂移区(28)的上方，成为源极场板。
6、如权利要求2所述的高压器件，其特征在于：所述低压CMOS器件(53)的SOI
层(3)由p型阱区(34)、n+源区(30)、n+漏区(31)、n型阱区
(39)、p+源区(32)和p+漏区(33)构成，(538)为栅氧化层，
(537)为多晶硅栅极，低压器件通过场氧化层(531)隔离，多晶硅栅极(537)、源极金
属(535)和漏极金属(536)通过层间介质(532)相互隔离。
7、如权利要求1或2所述的高压器件，其特征在于：所述介质隔离区(4)由隔离区
SOI层(43)、介质层(41)和层间介质(42)或者由介质层(41)，层间介质(42)，隔离区
SOI层(43)，槽侧壁介质层(44)，槽填充物(45)构成。
8、如权利要求5所述的高压器件，其特征在于：所述场氧化层(521)的厚度为
200nm～1000nm。
9、如权利要求1或2所述的高压器件，其特征在于：nLIGBT器件(50)的n型阳极
区阱(16)、nLDMOS器件(51)的n型漏区阱(40)和pLDMOS器件(52)的p型漏区阱
(27)可以不具有。
10、如权利要求1或2所述的高压器件，其特征在于：p型阴极区阱(13)和p型体
区(14)可分别形成，p型阴极区阱(13)也可在形成p型体区(14)时由p型体区(14)形
成工艺同时形成；p型源区阱(20)和p型体区(21)可分别形成，p型源区阱(20)也可
在形成p型体区(21)时由p型体区(21)形成工艺同时形成；n型源区阱(36)和n型体
区(29)可分别形成，n型源区阱(36)也可在形成n型体区(29)时由n型体区(29)形成
工艺同时形成。
说 明 书
技术领域
本发明属于半导体功率器件技术领域，尤其适合应用于等离子平板显示器扫描驱动
芯片。
背景技术
随着多媒体及高清晰度电视的出现，显示技术得到空前发展。在众多显示技术中，
等离子显示以其卓越的性能受到广泛关注。等离子平板显示器(PlasmaDisplay Panel，
简称PDP)是采用近年来高速发展的等离子平面屏幕技术而出现的新一代显示设备。
PDP具有视角宽、寿命长、刷新速度快、光效及亮度高、易于制作大屏幕，工作
温度范围宽等许多优良特性。随着等离子平板显示器朝大尺寸和高分辨率方向发展，
单个屏幕所需的驱动芯片数目显著增加，这就对驱动芯片提出了多输出和紧缩芯片
面积的需要。等离子平板显示驱动芯片通过逻辑控制输出高压，占据芯片大部分面
积的高压器件的设计至关重要。
文献(1)Kenya Kobayashi，Hiroshi Yanagigawa，Kazuhisa Mori，ShuichiYamanaka，
Akira Voltage SOI CMOS IC Technology for DrivingPlasma Display Pan
dings of 1998 International Symposium onPower Semiconductor Devices and I
Cs，Vol.10：141-144，采用硅基自隔离技术，在体硅材料上集成了高压
NMOS(HV-NMOS)和高压PMOS(HV-PMOS)器件，如图1所示。其中，1是p衬底，
4是HV-NMOS n型漂移区，9是HV-NMOSn+漏区，7是HV-
NMOS n+源区，5是HV-NMOS源区p+阱接触区，5和7
被包围在HV-NMOS源区p阱6中，8是HV-NMOS栅氧化层。14是场氧化层，
16是多晶硅栅极，15是源极金属，17是漏极金属。2是深n阱，3是HV-PMOS p
型漂移区，13是HV-PMOSp+漏区，11是HV-PMOS p+源
区，10是深n阱n+阱接触区，12是HV-PMOS厚栅氧化层。HV-
PMOS栅氧化层12较厚，可以承受高的栅源电压VGS，满足电平位移
电路对HV-PMOS栅源间耐高压的要求。然而由于HV-NMOS和HV-PMOS采用
硅基自隔离技术，具有很大的PN结隔离面积，且存在由HV-PMOS p型漂移区3、
深n阱2和p衬底1构成的寄生PNP三极管耐压限制。
文献(2)，Oh-Kyong Kwon，，
et High VoltageIntegrated Circuit Technology for Plasma Display Panel Drivers.P
roceedings of 1999 International Symposium on Power SemiconductorDevices and ICs，
Vol.11：285-288，开发了一种采用Extended Drain MOSFET(EDMOSFET)和介质隔
离技术的150V和250V SOI高压集成电路技术，采用3μm埋氧层和5.5μm顶层硅
的SOI(Silicon-On-Insulator)材料，基于0.8μm的CMOS规则，如图2所示。其中，
1是n+衬底，2是埋氧层，22是SOI层，其上置有HV-NMOS和HV-
PMOS，器件间由介质层21和槽内填充物13构成的介质隔离槽隔开。3是深n阱，
5是HV-PMOS p型漂移区，4是HV-PMOS源区n阱，7是HV-
PMOSp+源区，6是HV-PMOS n+阱接触区，8是HV-
PMOS p+漏区，16是深p阱，15是HV-NMOSn型漂移区，14是HV-
NMOS源区p阱，18是HV-NMOS n+源区，17是HV-
NMOS p+阱接触区，19是HV-NMOS漏区n型缓冲层，20是HV-
NMOS n+漏区。9是多晶硅栅极，23是栅氧化层，11是金属场板，10
是源极金属，12是漏极金属。所述高压器件为厚层SOI结构，具有埋氧层2，SOI
层22较厚，为5.5μm。器件集成方式为深槽介质隔离，寄生效应减小，有助于避
免闩锁效应。然而由于较厚的SOI层，虽采用介质隔离的SOI技术，但p型漂移
区5与深n阱3和源区n阱4、n型漂移区15与源区p阱14和深p阱16间仍存在
大面积的PN结，其并没有充分利用SOI技术的低漏电、低功耗优势；并且由于采
用深槽介质隔离方式，需要进行深槽刻蚀、槽填充、平坦化等额外的工艺步骤，增
加了工艺成本。
发明内容
本发明目的在于提供一种等离子平板显示器扫描驱动芯片用高压器件。这种高压器
件充分利用了SOI技术的低漏电、低功耗优势，效果好，同时满足多输出和紧缩
芯片面积的需要。
本发明的目的是这样达到的：在衬底1、埋氧层2和SOI层3上建立高压
nLIGBT(n-channel Lateral Insulated Gate Bipolar Transistors)50、高压nLDMOS(n-
channel Lateral Double-diffused MOSFET)51和高压pLDMOS(p-
channel Lateral Double-diffused MOSFET)52。埋氧层2处于衬底1和SOI层3中间，
SOI层是厚度仅为0.5～3μm的薄层。p型阴极区阱13、p型源区阱20、n型源区阱
36、p型体区14、p型体区21、n型体区29、n型漂移区15、n型漂移区22、p型
漂移区28、n型阳极区阱16、n型漏区阱40和p型漏区阱27直接与埋氧层2相接。
高压nLIGBT 50、高压nLDMOS 51、高压pLDMOS 52和低压CMOS 53通过介质
隔离区4分开。
在衬底1、埋氧层2和SOI层3上还建立有低压CMOS 53，其p型阱区34，n型阱
区39直接与埋氧层2相接，低压CMOS 53与高压器件通过介质隔离区4分开，实
现高低压器件兼容。
由于SOI层较薄，可采用常规的硅局部氧化LOCOS(LOCal Oxidation ofSilicon)工
艺实现器件的介质隔离，亦可采用浅槽隔离技术实现器件的介质隔离。采用常规的
硅局部氧化LOCOS工艺时，介质隔离区4由隔离区SOI层43、介质层41和层间
介质42构成；采用浅槽隔离技术实现器件的介质隔离时，介质隔离区4由介质层
41，层间介质42，隔离区SOI层43，槽侧壁介质层44，槽填充物45构成。与深
槽介质隔离技术相比，采用LOCOS或浅槽隔离技术实现器件的高低压兼容，降低
了工艺难度及成本。
所述高压nLIGBT器件50的SOI层3由p型体区14、n型漂移区15、p型阴极区
阱13、n+阴极区11、p+阱接触区10、n型阳极区阱16、
p+阳极区12构成，n型漂移区15上具有场氧化层501，nLIGBT栅氧
化层508处于多晶硅栅极507和p型体区14之间。所述p型阴极区阱13、p型体
区14、n型漂移区15、n型阳极区阱16直接与埋氧层2相接，所述p+
阳极区12处于阳极金属506下、被n型阳极区阱16所包围，所述n+
阴极区11和p+阱接触区10并排处于阴极金属505下、被p型阴极区
阱13包围，所述多晶硅栅极507、阴极金属505和阳极金属506通过层间介质502
相互隔离。
所述高压nLDMOS器件51的SOI层3由p型体区21、n型漂移区22、p型源区阱
20、p+阱接触区17、n+源区18、n型漏区阱40和
n+漏区19构成，n型漂移区22上具有场氧化层511；nLDMOS栅氧化
层518处于多晶硅栅极517和p型体区21之间。所述p型源区阱20、p型体区21、
n型漂移区22、n型漏区阱40直接与埋氧层2相接，所述n+漏区19
处于漏极金属516下，被n型漏区阱40所包围，所述n+源区18和
p+阱接触区17并排处于源极金属515下、被p型源区阱20包围，所
述多晶硅栅极517、源极金属515和漏极金属516通过层间介质512相互隔离。
所述高压pLDMOS器件52的SOI层3由n型体区29、p型漂移区28、n型源区阱
36、p+源区24、n+阱接触区25、p+有源扩展
区26、p型漏区阱27和p+漏区23构成，p型漂移区28和n型体区29
上具有场氧化层521。所述场氧化层521处于多晶硅栅极527和n型体区29之间，
厚度为200nm～1000nm，作为pLDMOS器件的厚栅氧化层，满足电平位移电路对
pLDMOS栅源间耐高压的要求。所述n型源区阱36、n型体区29、p型漂移区28、
p型漏区阱27直接与埋氧层2相接，所述p+漏区23处于漏极金属526
下、被p型漏区阱27包围，所述p+源区24和n+阱接触
区25并排处于源极金属525下、被n型源区阱36包围，所述p+有源
扩展区26位于场氧化层521的下方、并与p+源区24相连，所述多晶
硅栅极527、源极金属525和漏极金属526通过层间介质522相互隔离，所述源极
金属525跨过多晶硅栅极527的上方并延伸至p型漂移区28的上方，成为源极场
板。
所述低压CMOS器件53的SOI层3由p型阱区34、n+源区30、
n+漏区31、n型阱区39、p+源区32和p+漏
区33构成。538为栅氧化层，537为多晶硅栅极，低压器件通过场氧化层531隔离，
多晶硅栅极537、源极金属535和漏极金属536通过层间介质532相互隔离。
需要说明的是：
(1)p型阴极区阱13和p型体区14可分别形成，p型阴极区阱13也可在形成p型体
区14时由p型体区14形成工艺同时形成；p型源区阱20和p型体区21可分别形
成，p型源区阱20也可在形成p型体区21时由p型体区21形成工艺同时形成；n
型源区阱36和n型体区29可分别形成，n型源区阱36也可在形成n型体区29时
由n型体区29形成工艺同时形成。所述同时形成源区阱和体区的器件结构如图4
所示。
(2)nLIGBT器件的n型阳极区阱16、nLDMOS器件的n型漏区阱40和pLDMOS
器件p型漏区阱27在实施过程中可有，也可不具有。
本发明的积极效果是：
本发明提供了一种在薄层SOI上实现的适用于等离子平板显示器扫描驱动芯片的
新型高压器件。高压nLIGBT 50、高压nLDMOS 51和高压pLDMOS 52通过介质
隔离区4和埋氧层2有效隔离，介质隔离区4可采用常规的硅局部氧化LOCOS工
艺形成，亦可采用浅槽隔离技术形成；与深槽介质隔离技术相比，改善了器件的兼
容性。p型阴极区阱13、p型源区阱20、n型源区阱36、p型体区14、p型体区21、
n型体区29、n型漂移区15、n型漂移区22、p型漂移区28、n型阳极区阱16、n
型漏区阱40和p型漏区阱27直接与埋氧层2相接，进一步消除了传统厚层SOI器
件的寄生效应。本发明提供的薄层SOI器件，与传统PN结隔离的体硅器件相比，
具有更小的寄生效应，更高的工作频率，且器件避免了闩锁现象的发生。而与文献
2厚层SOI器件相比，本发明采用0.5～3μm的SOI厚度。这一结构特点使得薄层
SOI器件具有寄生效应小、速度快、功耗低、抗辐照能力强等诸多优点，并且与标
准工艺兼容，不需要深槽介质隔离，工艺简单。采用LOCOS或浅槽隔离技术实现
器件的高低压兼容，降低了工艺难度及成本。
综上所述，本发明提供了一种在薄层SOI上实现的适用于等离子平板显示器扫描
驱动芯片的新型高压器件，通过LOCOS或浅槽隔离技术实现了高压nLIGBT、高
压nLDMOS、高压pLDMOS与低压CMOS的单片集成，器件具有寄生效应小、速
度快、功耗低等诸多优点，降低了工艺难度及成本。因此，采用本发明可以制作各
种性能优良的高压、高速、低导通损耗的功率器件。
附图说明
图1是基于体硅技术的等离子平板显示器驱动芯片用高压器件示意图。
图2是基于厚层SOI技术的等离子平板显示器驱动芯片用高压器件示意图。
图3是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用LOCOS技术形成介质隔离区。
图4是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用LOCOS技术形成介质隔离区。p型阴极区阱13在形成p型体区14
时由p型体区14形成工艺同时形成，p型源区阱20在形成p型体区21时由p型体
区21形成工艺同时形成；n型源区阱36在形成n型体区29时由n型体区29形成
工艺同时形成。
图5是本发明提供的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件
示意图，采用浅槽隔离技术形成介质隔离区。其中，41是介质层，42是层间介质，
43是隔离区SOI层，44是槽侧壁介质层，45是槽填充物。
具体实施方式 采用本发明的基于薄层SOI的等离子平板显示器扫描驱动芯片用高压器件，可以 得到性能优良的高压、高速、低导通损耗的功率器件。尤其是可实现60V到300V 的高压器件，满足PDP驱动芯片对高压器件的要求。 等离子平板显示器扫描驱动芯片用高压器件包括高压nLIGBT 50、高压 nLDMOS 51和高压pLDMOS 52。其中，1是衬底、2是埋氧层、3是SOI层、4是 介质隔离区。埋氧层2处于衬底1和SOI层3中间，SOI层是厚度仅为0.5～3μm 的薄层。埋氧层2处于衬底1和SOI层3中间。p型阴极区阱13、p型源区阱20、 n型源区阱36、p型体区14、p型体区21、n型体区29、n型漂移区15、n型漂移 区22、p型漂移区28、n型阳极区阱16、n型漏区阱40和p型漏区阱27直接与埋 氧层2相接，进一步消除了传统厚层SOI器件的寄生效应。还建立有低压 CMOS 53，高压nLIGBT 50、高压nLDMOS 51、高压pLDMOS 52和低压 CMOS 53通过介质隔离区4分开，实现高低压器件兼容。 由于SOI层较薄，可采用常规的硅局部氧化LOCOS工艺实现器件的介质隔离。进 一步降低了传统厚层SOI器件的寄生效应，从而具有更低的泄漏电流。也可采用 浅槽隔离技术形成介质隔离区。 与传统结构相比，本发明基于薄层SOI技术，同时p型阴极区阱13和p型体区14 可分别形成，p型阴极区阱13也可在形成p型体区14时由p型体区14形成工艺同 时形成；p型源区阱20和p型体区21可分别形成，p型源区阱20也可在形成p型 体区21时由p型体区21形成工艺同时形成；n型源区阱36和n型体区29可分别 形成，n型源区阱36也可在形成n型体区29时由n型体区29形成工艺同时形成。 附图3给出了分别形成源区阱和体区的器件的实施例，附图4给出了同时形成源区 阱和体区的器件的实施例。 采用浅槽隔离技术实现器件的介质隔离的实施例如图5所示。当采用浅槽隔离技术 实现器件的介质隔离时，介质隔离区4由介质层41，层间介质42，隔离区SOI层 43，槽侧壁介质层44，槽填充物45构成。与深槽介质隔离技术相比，改善了器件 的兼容性。